【文章內(nèi)容簡介】 字 集 成 電 路 所 實 現(xiàn) 的 系 統(tǒng) 。 　 FPGA 的 結(jié) 構(gòu) 靈 活 ， 其 邏 輯 單 元 、 可 編 程 內(nèi) 部 連 線 和 I／ O 單 元 都 可 以 由用 戶 編 程 ， 可 以 實 現(xiàn) 任 何 邏 輯 功 能 ， 滿 足 各 種 設 計 需 求 。 其 速 度 快 ， 功 耗 低 ，通 用 性 強 ， 特 別 適 用 于 復 雜 系 統(tǒng) 的 設 計 。 使 用 FPGA 還 可 以 實 現(xiàn) 動 態(tài) 配 置 、在 線 系 統(tǒng) 重 構(gòu) （ 可 以 在 系 統(tǒng) 運 行 的 不 同 時 刻 ， 按 需 要 改 變 電 路 的 功 能 ， 使系 統(tǒng) 具 備 多 種 空 間 相 關 或 時 間 相 關 的 任 務 ） 及 硬 件 軟 化 、 軟 件 硬 化 等 功 能 。 鑒 于 高 頻 疲 勞 試 驗 機 控 制 器 控 制 規(guī) 模 比 較 大 ， 功 能 復 雜 ， 故 我 們 在 研 制 過程 中 ， 在 傳 統(tǒng) 試 驗 機 控 制 器 的 基 礎 上 ， 通 過 FPGA 技 術 及 微 機 技 術 兩 者 的 結(jié)合 ， 來 全 面 提 升 控 制 器 系 統(tǒng) 的 性 能 ， 使 整 機 的 工 作 效 率 、 控 制 精 度 和 電 氣 系統(tǒng) 可 靠 性 得 到 了 提 高 ， 且 操 作 方 便 而 又 不 乏 技 術 的 先 進 性 。 Verilog 語言簡介 Verilog 語言概述　 Verilog HDL 是 一 種 硬 件 描 述 語 言 (hardware description language)， 為了 制 作 數(shù) 字 電 路 而 用 來 描 述 ASICs 和 FPGA 的 設 計 之 用 [2]。 Verilog HDL可 以 用 來 進 行 各 種 層 次 的 邏 輯 設 計 ， 也 可 以 進 行 數(shù) 字 系 統(tǒng) 的 邏 輯 綜 合 ， 仿真 驗 證 和 時 序 分 析 ， Verilog HDL 進 行 設 計 最 大 的 優(yōu) 點 是 其 工 藝 無 關 性 ． 這使 得 工 程 師 在 功 能 設 計 ， 邏 輯 驗 證 階 段 可 以 不 必 過 多 考 慮 門 級 及 工 藝 實 現(xiàn) 的具 體 細 節(jié) ， 只 需 根 據(jù) 系 統(tǒng) 設 計 的 要 求 施 加 不 同 的 約 束 條 件 ， 即 可 設 計 出 實 際電 路 ．Verilog 是 由 en:Gateway Design Automation 公 司 于 大 約 1984 年 開 始 發(fā)展 。 Gateway Design Automation 公 司 后 來 被 Cadence Design Systems 于. . . .. . 學習好幫手1990 年 所 購 并 。 現(xiàn) 在 Cadence 對 于 Gateway 公 司 的 Verilog 和 VerilogXL 模 擬 器 擁 有 全 部 的 財 產(chǎn) 權 。 VerilogHDL 基 本 結(jié) 構(gòu)（1）基本邏輯門，例如 and 、or 和 nand 等都內(nèi)置在語言中。 （2） 用戶定義原語（ UDP ）創(chuàng)建的靈活性。用戶定義的原語既可以是組合邏輯 原語，也可以是時序邏輯原語。 （3）開關級基本結(jié)構(gòu)模型，例如 pmos 和 nmos 等也被內(nèi)置在語言中。 （4）提供顯式語言結(jié)構(gòu)指定設計中的端口到端口的時延及路徑時延和設計的時序檢查。（5） 可采用三種不同方式或混合方式對設計建模。這些方式包括： 行為描述方式 — 使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式 — 使用連續(xù)賦值語句方式建模；結(jié)構(gòu)化方式 — 使用門和模塊實例語句描述建模。 * Verilog HDL 中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。線網(wǎng)類型表 示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲元件。* 能夠描述層次設計，可使用模塊實例結(jié)構(gòu)描述任何層次。 * 設計的規(guī)?？梢允侨我獾?；語言不對設計的規(guī)模（大小）施加任何限制。 * Verilog HDL 不再是某些公司的專有語言而是 IEEE 標準。* 人和機器都可閱讀 Verilog 語言，因此它可作為 EDA 的工具和設計者之間的交 互語言。* Verilog HDL 語言的描述能力能夠通過使用編程語言接口（ PLI ）機制進一步擴展。 PLI 是允許外部函數(shù)訪問 Verilog 模塊內(nèi)信息、允許設計者與模擬器交互的例 程集合。* 設計能夠在多個層次上加以描述，從開關級、門級、寄存器傳送級（ RTL ）到算法級，包括進程和隊列級。. . . .. . 學習好幫手* 能夠使用內(nèi)置開關級原語在開關級對設計完整建模。 * 同一語言可用于生成模擬激勵和指定測試的驗證約束條件，例如輸入值的指定。* Verilog HDL 能夠監(jiān)控模擬驗證的執(zhí)行，即模擬驗證執(zhí)行過程中設計的值能夠被監(jiān)控 和顯示。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報告消息。* 在行為級描述中， Verilog HDL 不僅能夠在 RTL 級上進行設計描述，而且能夠在體 系結(jié)構(gòu)級描述及其算法級行為上進行設計描述。* 能夠使用門和模塊實例化語句在結(jié)構(gòu)級進行結(jié)構(gòu)描述。 * Verilog HDL 的混合方式建模能力，即在一個設計中每個模塊均可以在不同設計層次 上建模。* Verilog HDL 還具有內(nèi)置邏輯函數(shù)，例如 amp。（按位與）和 |（按位或） 。* 對高級編程語言結(jié)構(gòu)，例如條件語句、情況語句和循環(huán)語句，語言中都可以使用。* 可以顯式地對并發(fā)和定時進行建模。 * 提供強有力的文件讀寫能力。* 語言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊列上的事件順序在標準中沒有定義。 QuarrtusII 概 述　 Quartus II 是 Altera 公 司 的 綜 合 性 PLD 開 發(fā) 軟 件 ， 支 持 原 理 圖 、VHDL、 VerilogHDL 以 及 AHDL（