【文章內(nèi)容簡(jiǎn)介】 behav of fulladder isBEGIN s=a xor b xor Ci。 Co=(a and b)or(a and Ci)or(b and Ci)。END fulladder上面程序段中結(jié)構(gòu)體的描述方式屬于程序流描述方式。在程序設(shè)計(jì)中，主要使用的函數(shù)語(yǔ)句有兩種：Ifelse語(yǔ)句和casewhen語(yǔ)句。這兩種語(yǔ)句也是VHDL程序設(shè)計(jì)中常用的語(yǔ)句。二者都屬于流程控制語(yǔ)句。流程控制語(yǔ)句通過(guò)條件控制開(kāi)關(guān)決定是否執(zhí)行一條或幾條語(yǔ)句或重復(fù)執(zhí)行一條或幾條語(yǔ)句或跳過(guò)一條或幾條語(yǔ)句 。 IF語(yǔ)句是一種條件語(yǔ)句，它根據(jù)語(yǔ)句中所設(shè)置的一種或多種條件，有選擇地執(zhí)行指定的順序語(yǔ)句。IF語(yǔ)句的語(yǔ)句結(jié)構(gòu)有以下三種： IF 條件句 Then 第一種IF語(yǔ)句結(jié)構(gòu) 順序語(yǔ)句 END IF IF 條件句 Then 第二種IF語(yǔ)句結(jié)構(gòu) 順序語(yǔ)句 ELSE 順序語(yǔ)句 END IF IF 條件句 Then 第三種IF語(yǔ)句結(jié)構(gòu) 順序語(yǔ)句 ELSIF 條件句 Then 順序語(yǔ)句 ... ELSE 順序語(yǔ)句 END IFCASE語(yǔ)句根據(jù)滿足的條件直接選擇多項(xiàng)順序語(yǔ)句中的一項(xiàng)執(zhí)行，CASE語(yǔ)句的結(jié)構(gòu)如下：CASE 表達(dá)式 ISWhen 選擇值 = 順序語(yǔ)句When 選擇值 = 順序語(yǔ)句...END CASE 當(dāng)執(zhí)行到CASE語(yǔ)句時(shí)，首先計(jì)算表達(dá)式的值，然后根據(jù)條件句中與之相同的選擇值。執(zhí)行對(duì)應(yīng)的順序語(yǔ)句，最后結(jié)束 CASE語(yǔ)句。表達(dá)式可以是一個(gè)整數(shù)類(lèi)型或枚舉類(lèi)型的值，也可以是由這些數(shù)據(jù)類(lèi)型的值構(gòu)成的數(shù)組。5小結(jié)通過(guò)這次FPGA課程設(shè)計(jì)，我對(duì)FPGA的基本原理有了進(jìn)一步的認(rèn)識(shí)。FPGA的基礎(chǔ)就是數(shù)字電路和VHDL語(yǔ)言，其開(kāi)發(fā)需要從頂層設(shè)計(jì)、模塊分層、邏輯實(shí)現(xiàn)、軟硬件調(diào)試等多方面著手。開(kāi)發(fā)環(huán)境常用的有Altera公司的Quartus II和Xilinx公司的ISE，本次課程設(shè)計(jì)選用的是Quartus II此次課程設(shè)計(jì)暴露了我平時(shí)學(xué)習(xí)中的許多不足。在設(shè)計(jì)的過(guò)程中我遇到了一些問(wèn)題，比如對(duì)Quartus軟件的使用還不太熟悉，在編譯的時(shí)候出現(xiàn)的錯(cuò)誤不知道怎么解決，請(qǐng)教了很多同學(xué)才弄明白。還有進(jìn)行仿真之前需要自己建立仿真波形文件，才能進(jìn)行仿真等等，但在和老師、同學(xué)的交流下，最后我都解決了問(wèn)題。另一方面我也感受到動(dòng)手實(shí)踐的重要性。動(dòng)手實(shí)踐是理論知識(shí)得以靈活運(yùn)用的必要前提，也是今后走上工作崗位之后能夠很好的完成設(shè)計(jì)工作的技術(shù)保證。FPGA是實(shí)用性很強(qiáng)的課程，只有多學(xué)多用，邊學(xué)邊用，才能促進(jìn)提高自己的能力。雖然課設(shè)完成了，但是我意識(shí)到，我對(duì)FPGA技術(shù)僅僅只是停留在入門(mén)的階段，想要有更大的發(fā)展，更深入的研究，還需要更多的努力與實(shí)踐。6參考文獻(xiàn)【1】潘松 黃繼業(yè). EDA技術(shù)與VHDL（第二版）.北京：清華大學(xué)出版社，【2】：【3】付家才. ：化學(xué)工業(yè)出版社，【4】漢澤西. ：北京航空航天大學(xué)出版社，【5】：四川大學(xué)出版社，【6】章彬宏 ：北京理工大學(xué)出版社，【7】劉艷萍 高振斌 ：國(guó)防工業(yè)出版社,7附錄源程序代碼library ieee。use 。use 。use 。entity keshe isport(clk : in std_logic。 時(shí)鐘信號(hào)輸入 set, clr, up, down, zu, zd : in std_logic。 各個(gè)波形特征的調(diào)節(jié)觸發(fā)信號(hào) posting : in std_logic。 任意波鍵盤(pán)置入信號(hào) u0,d0,sw : in std_logic。 方波A、B的切換sw，和方波B的幅度調(diào)節(jié)按鍵 ss : in std_logic_vector( 3 downto 0 )。 檔位選擇信號(hào) sss : in std_logic_vector( 4 downto 0 )。 波形選擇信號(hào) Data3, Data2, Data1,Data0 : in std_logic_vector(3 downto 0)。 BCD碼輸入 p180 : out std_logic。 預(yù)留接口 lcd : out std_logic_vector(7 downto 0)。 顯示輸出 shift : out std_logic_vector(3 downto 0)。 位碼輸出 dd, a : out std_logic_vector( 7 downto 0))。 波形、幅度數(shù)據(jù)輸出end keshe。architecture behav of keshe issubtype word is std_logic_vector( 7 downto 0 )。type unit is array(63 downto 0) of word。signal ram : unit。signal qqq : integer range 0 to 250000000。signal qq : integer range 0 to 78125000。signal tmp : integer range 0 to 9999。signal coun : integer range 0 to 78125000。signal coun0 : integer range 0 to 250000000。signal b : integer range 0 to 78125000。signal c : integer range 0 to 500000000。signal z, con : integer range 0 to 63。signal f : std_logic_vector( 7 downto 0 )。signal amp, amp0, d : std_logic_vector(7 downto 0)。signal bcd0,bcd1,bcd2,bcd3 : integer range 0 to 9。signal bcd01,bcd11,bcd21,bcd31 : integer range 0 to 9。signal bcd00,bcd10,bcd20,bcd30 : integer range 0 to 9。signal y : integer range 0 to 9。signal addr : integer range 0 to 63。beginqq=781250 when ss=1000 else 7812500 when ss=0100 else 78125000 when ss=0010 else 78125。qq信號(hào)對(duì)應(yīng)SW=0時(shí)的檔位選擇信號(hào)SS，實(shí)現(xiàn)方波A和其他三種波形的頻率預(yù)置qqq= 500000 when ss=1000 else 5000000 when ss=0100 else 50000000 when ss=0010 else50000。qqq信號(hào)對(duì)應(yīng)SW=1時(shí)的檔位選擇信號(hào)SS，實(shí)現(xiàn)方波B的頻率預(yù)置process(clk) 此進(jìn)程分別描述了各種波形的頻率、幅度（方波A的占空比）調(diào)節(jié)以及各種波形的任意線形疊加等。variable count4 : integer range 0 to 6250000。variable count : integer range 0 to 78125000。variable count3 : integer range 0 to 250000000。variable count1 : integer range 0 to 12500000。variable count0 : integer range 0 to 3249999。variable ddd : std_logic_vector(9 downto 0)。variable dd0,dd1,dd2,dd3,dd4 : integer range 0 to 255。variable adr : integer range 0 to 63。beginif rising_edge(clk) then if posting=39。139。 then if count4=6249999 then count4:=0。 adr:=conv_integer(Data3)*10+conv_integer(Data2)。存儲(chǔ)單位地址 if adr64 then if set=39。139。 then ram(adr)=conv_std_logic_vector((conv_integer(Data1)*10+conv_integer(Data0))*2,8)。 對(duì)置入的任意波形數(shù)據(jù)進(jìn)行儲(chǔ)存 elsif clr=39。139。 then adr:=0。 存儲(chǔ)器所有單元清零 for i in 0 to 63 loop ram(i)=(others=39。039。)。 end loop。 end if。 end if。 else count4:=count4+1。 end if。 else if set=39。139。 then coun=0。 b=0。 coun0=0。c=0。z=31。amp0=01111111。 addr=0。