【文章內容簡介】 behav of fulladder isBEGIN s=a xor b xor Ci。 Co=(a and b)or(a and Ci)or(b and Ci)。END fulladder上面程序段中結構體的描述方式屬于程序流描述方式。在程序設計中，主要使用的函數(shù)語句有兩種：Ifelse語句和casewhen語句。這兩種語句也是VHDL程序設計中常用的語句。二者都屬于流程控制語句。流程控制語句通過條件控制開關決定是否執(zhí)行一條或幾條語句或重復執(zhí)行一條或幾條語句或跳過一條或幾條語句 。 IF語句是一種條件語句，它根據(jù)語句中所設置的一種或多種條件，有選擇地執(zhí)行指定的順序語句。IF語句的語句結構有以下三種： IF 條件句 Then 第一種IF語句結構 順序語句 END IF IF 條件句 Then 第二種IF語句結構 順序語句 ELSE 順序語句 END IF IF 條件句 Then 第三種IF語句結構 順序語句 ELSIF 條件句 Then 順序語句 ... ELSE 順序語句 END IFCASE語句根據(jù)滿足的條件直接選擇多項順序語句中的一項執(zhí)行，CASE語句的結構如下：CASE 表達式 ISWhen 選擇值 = 順序語句When 選擇值 = 順序語句...END CASE 當執(zhí)行到CASE語句時，首先計算表達式的值，然后根據(jù)條件句中與之相同的選擇值。執(zhí)行對應的順序語句，最后結束 CASE語句。表達式可以是一個整數(shù)類型或枚舉類型的值，也可以是由這些數(shù)據(jù)類型的值構成的數(shù)組。5小結通過這次FPGA課程設計，我對FPGA的基本原理有了進一步的認識。FPGA的基礎就是數(shù)字電路和VHDL語言，其開發(fā)需要從頂層設計、模塊分層、邏輯實現(xiàn)、軟硬件調試等多方面著手。開發(fā)環(huán)境常用的有Altera公司的Quartus II和Xilinx公司的ISE，本次課程設計選用的是Quartus II此次課程設計暴露了我平時學習中的許多不足。在設計的過程中我遇到了一些問題，比如對Quartus軟件的使用還不太熟悉，在編譯的時候出現(xiàn)的錯誤不知道怎么解決，請教了很多同學才弄明白。還有進行仿真之前需要自己建立仿真波形文件，才能進行仿真等等，但在和老師、同學的交流下，最后我都解決了問題。另一方面我也感受到動手實踐的重要性。動手實踐是理論知識得以靈活運用的必要前提，也是今后走上工作崗位之后能夠很好的完成設計工作的技術保證。FPGA是實用性很強的課程，只有多學多用，邊學邊用，才能促進提高自己的能力。雖然課設完成了，但是我意識到，我對FPGA技術僅僅只是停留在入門的階段，想要有更大的發(fā)展，更深入的研究，還需要更多的努力與實踐。6參考文獻【1】潘松 黃繼業(yè). EDA技術與VHDL（第二版）.北京：清華大學出版社，【2】：【3】付家才. ：化學工業(yè)出版社，【4】漢澤西. ：北京航空航天大學出版社，【5】：四川大學出版社，【6】章彬宏 ：北京理工大學出版社，【7】劉艷萍 高振斌 ：國防工業(yè)出版社,7附錄源程序代碼library ieee。use 。use 。use 。entity keshe isport(clk : in std_logic。 時鐘信號輸入 set, clr, up, down, zu, zd : in std_logic。 各個波形特征的調節(jié)觸發(fā)信號 posting : in std_logic。 任意波鍵盤置入信號 u0,d0,sw : in std_logic。 方波A、B的切換sw，和方波B的幅度調節(jié)按鍵 ss : in std_logic_vector( 3 downto 0 )。 檔位選擇信號 sss : in std_logic_vector( 4 downto 0 )。 波形選擇信號 Data3, Data2, Data1,Data0 : in std_logic_vector(3 downto 0)。 BCD碼輸入 p180 : out std_logic。 預留接口 lcd : out std_logic_vector(7 downto 0)。 顯示輸出 shift : out std_logic_vector(3 downto 0)。 位碼輸出 dd, a : out std_logic_vector( 7 downto 0))。 波形、幅度數(shù)據(jù)輸出end keshe。architecture behav of keshe issubtype word is std_logic_vector( 7 downto 0 )。type unit is array(63 downto 0) of word。signal ram : unit。signal qqq : integer range 0 to 250000000。signal qq : integer range 0 to 78125000。signal tmp : integer range 0 to 9999。signal coun : integer range 0 to 78125000。signal coun0 : integer range 0 to 250000000。signal b : integer range 0 to 78125000。signal c : integer range 0 to 500000000。signal z, con : integer range 0 to 63。signal f : std_logic_vector( 7 downto 0 )。signal amp, amp0, d : std_logic_vector(7 downto 0)。signal bcd0,bcd1,bcd2,bcd3 : integer range 0 to 9。signal bcd01,bcd11,bcd21,bcd31 : integer range 0 to 9。signal bcd00,bcd10,bcd20,bcd30 : integer range 0 to 9。signal y : integer range 0 to 9。signal addr : integer range 0 to 63。beginqq=781250 when ss=1000 else 7812500 when ss=0100 else 78125000 when ss=0010 else 78125。qq信號對應SW=0時的檔位選擇信號SS，實現(xiàn)方波A和其他三種波形的頻率預置qqq= 500000 when ss=1000 else 5000000 when ss=0100 else 50000000 when ss=0010 else50000。qqq信號對應SW=1時的檔位選擇信號SS，實現(xiàn)方波B的頻率預置process(clk) 此進程分別描述了各種波形的頻率、幅度（方波A的占空比）調節(jié)以及各種波形的任意線形疊加等。variable count4 : integer range 0 to 6250000。variable count : integer range 0 to 78125000。variable count3 : integer range 0 to 250000000。variable count1 : integer range 0 to 12500000。variable count0 : integer range 0 to 3249999。variable ddd : std_logic_vector(9 downto 0)。variable dd0,dd1,dd2,dd3,dd4 : integer range 0 to 255。variable adr : integer range 0 to 63。beginif rising_edge(clk) then if posting=39。139。 then if count4=6249999 then count4:=0。 adr:=conv_integer(Data3)*10+conv_integer(Data2)。存儲單位地址 if adr64 then if set=39。139。 then ram(adr)=conv_std_logic_vector((conv_integer(Data1)*10+conv_integer(Data0))*2,8)。 對置入的任意波形數(shù)據(jù)進行儲存 elsif clr=39。139。 then adr:=0。 存儲器所有單元清零 for i in 0 to 63 loop ram(i)=(others=39。039。)。 end loop。 end if。 end if。 else count4:=count4+1。 end if。 else if set=39。139。 then coun=0。 b=0。 coun0=0。c=0。z=31。amp0=01111111。 addr=0。