【文章內(nèi)容簡(jiǎn)介】 的主要有兩大供應(yīng)商，一個(gè)就是 ALTERA 公司，另一個(gè)就是 Xilinx 公司。Altera 的主流 FPGA 分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計(jì)要求，如 Cyclone，CycloneII ；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如 Startix，StratixII 等，用戶可以根據(jù)自己實(shí)際應(yīng)用要求進(jìn)行選擇。在性能可以滿足的情況下，優(yōu)先選擇低成本器件。MAX+PLUSII：普遍認(rèn)為 MaxplusII 曾經(jīng)是最優(yōu)秀的 PLD 開發(fā)平臺(tái)之一，適合開發(fā)早期的中小規(guī)模 PLD/FPGA 由 QuartusII 替代，不再推薦使用。QuartusII：Altera 新一代 FPGA/PLD 開發(fā)軟件，適合新器件和大規(guī)模FPGA 的開發(fā)，已經(jīng)取代 MaxplusII。SOPC Builder: 配合 QuartusII，可以完成集成 CPU 的 FPGA 芯片的開發(fā)工5作DSP Builder: QuartusII 與 Matlab 的接口，利用 IP 核在 Matlab 中快速完成數(shù)字信號(hào)處理的仿真和最終 FPGA 實(shí)現(xiàn)。Xilinx 的主流 FPGA 分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計(jì)要求，如 Spartan 系列；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如 Virtex 系列，用戶可以根據(jù)自己實(shí)際應(yīng)用要求進(jìn)行選擇。 在性能可以滿足的情況下，優(yōu)先選擇低成本器件。 ISE：Xilinx 公司集成開發(fā)的工具 Foundation: Xilinx 公司早期的開發(fā)工具，逐步被 ISE 取代嵌入式開發(fā)套件（EDK）： 用于開發(fā)集成 PowerPC 硬核和 MicroBlaze 軟核 CPU 的工具System Generator for DSP ：配合 Matlab，在 FPGA 中完成數(shù)字信號(hào)處理的工具 Modelsim 介紹Mentor 公司的 ModelSim 是業(yè)界最優(yōu)秀的 HDL 語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持 VHDL 和 Verilog 混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk 技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無關(guān)，便于保護(hù) IP 核，個(gè)性化的圖形界面和 用戶接口，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是 FPGA/ASIC 設(shè)計(jì)的首選仿真軟件。ModelSim 分幾種不同的版本：SE、PE、LE 和 OEM，其中 SE 是最高級(jí)的版本，而集成在 Actel、 Atmel、Altera 、Xilinx 以及 Lattice 等 FPGA 廠商設(shè)計(jì)工具中的均是其 OEM 版本。SE 版和 OEM 版在功能和性能方面有較大差別，比如對(duì)于大家都關(guān)心的仿真速度問題，以 Xilinx 公司提供的 OEM 版本ModelSim XE 為例，對(duì)于代碼少于 40000 行的設(shè)計(jì)，ModelSim SE 比ModelSim XE 要快 10 倍；對(duì)于代碼超過 40000 行的設(shè)計(jì)，ModelSim SE 要比ModelSim XE 快近 40 倍。 ModelSim SE 支持 PC、UNIX 和 LINUX 混合平臺(tái)；提供全面完善以及高性能的驗(yàn)證功能；全面支持業(yè)界廣泛的標(biāo)準(zhǔn)；Mentor Graphics 公司提供業(yè)界最好的技術(shù)支持與服務(wù)。 Verilog 與 VHDL 語言介紹Verilog HDL 語言是一種硬件描述語言，用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。其具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。所有這些都使用同一種建模語言。此外，Verilog HDL 語言6提供了編程語言接口，通過該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。VHDL 語言是一種用于電路設(shè)計(jì)的高級(jí)語言。VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式、描述風(fēng)格以及語法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。 測(cè)試激勵(lì)文件介紹測(cè)試激勵(lì)也叫 testbench，它是一種驗(yàn)證的手段。首先，任何設(shè)計(jì)都是會(huì)有輸入輸出的。但是在軟環(huán)境中沒有激勵(lì)輸入，也不會(huì)對(duì)你設(shè)計(jì)的輸出正確性進(jìn)行評(píng)估。那么此時(shí)便有一種，模擬實(shí)際環(huán)境的輸入激勵(lì)和輸出校驗(yàn)的一種“虛擬平臺(tái)”的產(chǎn)生。在這個(gè)平臺(tái)上你可以對(duì)你的設(shè)計(jì)從軟件層面上進(jìn)行分析和校驗(yàn)。用通俗的話來表示：測(cè)試激勵(lì)就是啟動(dòng)模塊的鑰匙，它能夠模擬模塊的輸入變量，使其能夠按照工程師的要求進(jìn)行工作。 軟件使用入門 系統(tǒng)仿真軟件 Modulsim 使用Modulsim 是目前市場(chǎng)上最流行的 FPGA 仿真軟件，以其卓越的性能和操作簡(jiǎn)單性著稱。下面以 Modelsim 來做個(gè)使用向?qū)А?) 軟件安裝好之后，打開軟件 modulsim，點(diǎn)擊 FILEnewproject,將出現(xiàn)如圖 14 所示畫面，起名為 test。圖 14 新建工程72) 在如圖 15 所示界面添加 verilog 文件與測(cè)試文件，然后進(jìn)行編譯，將出現(xiàn)圖 16 所示畫面圖 15 添加文件圖 16 編譯結(jié)果3) 雙擊測(cè)試文件，tb_sysgen 將出現(xiàn)圖 17 所示現(xiàn)象，然后在測(cè)試文件tb_sysgen 上右擊選中 start simulation ,會(huì)出現(xiàn)如圖 18 所示現(xiàn)象。8圖 17 點(diǎn)擊仿真圖 18 添加波形4) 運(yùn)行仿真，將開始進(jìn)行波形仿真，如圖 19 所示：9圖 19 波形仿真圖 Quartus II 軟件使用Quartus II 軟件是目前市場(chǎng)上最流行的 FPGA 開發(fā)綜合軟件，它的開發(fā)者是altera 公司。其容易操作，具有良好的可視化，開發(fā)簡(jiǎn)單，易于被初學(xué)這接受。以下介紹 Quartus II 的簡(jiǎn)單使用。1) 打開 Quartus II 軟件，點(diǎn)擊 File 選項(xiàng)，然后選擇 new，選擇 new Quartus II project，選擇好器件以及存放路徑，就建立好工程文件了，如 圖 210。10圖 110 新建工程2) 點(diǎn)擊 File，選擇 new，新建 verilog HDL，比如文件名字叫 test。編程完畢之后，可以編譯下，看看有沒有語法錯(cuò)誤，如果沒有語法錯(cuò)誤，則進(jìn)入測(cè)試文件建立模塊。3) 點(diǎn)擊菜單欄中 processing,選擇 start，選擇 start testbench template write。此時(shí)會(huì)自動(dòng)生成 testbench 模板到項(xiàng)目文件夾 simulation 里面， ，這時(shí)候就可以通過 modulesim 進(jìn)行仿真了。2 系統(tǒng)總體設(shè)計(jì) 本系統(tǒng)是基于 FPGA 開發(fā)的多功能波形發(fā)生器，利用硬件描述語言Verilog 進(jìn)行編程，Quartus II 上進(jìn)行編譯，并仿真驗(yàn)證結(jié)構(gòu)，接著利用Modelsim 進(jìn)行再次仿真驗(yàn)證，以達(dá)到本系統(tǒng)的要求，產(chǎn)生增斜波、減斜波、方波、三角波、正弦波、階梯波形。但是確定該方案之前還是有很多方案： 方案一： 用分立元件組成的函數(shù)發(fā)生器：通常是單函數(shù)發(fā)生器且頻率不高，其工作不很穩(wěn)定，不易調(diào)試方案二：可以由晶體管、運(yùn)放 IC 等通用器件制作，更多的則是用專門的函數(shù)信號(hào)發(fā)生器 IC 產(chǎn)生。早期的函數(shù)信號(hào)發(fā)生器 IC，如L803 BA20XR2207/2209 等，它們的功能較少，精度不高，頻率上限只有300kHz，無法產(chǎn)生更高頻率的信號(hào)，調(diào)節(jié)方式也不夠靈活，頻率和占空比不能獨(dú)立調(diào)節(jié)，二者互相影響。方案三：利用單片集成芯片的函數(shù)發(fā)生器：能產(chǎn)生多種波形，達(dá)到較高的11頻率，且易于調(diào)試。鑒于此，美國美信公司開發(fā)了新一代函數(shù)信號(hào)發(fā)生器ICMAX038，它克服了（2）中芯片的缺點(diǎn)，可以達(dá)到更高的技術(shù)指標(biāo)，是上述芯片望塵莫及的。MAX038 頻率高、精度好，因此它被稱為高頻精密函數(shù)信號(hào)發(fā)生器 IC。在鎖相環(huán)、壓控振蕩器、頻率合成器、脈寬調(diào)制器等電路的設(shè)計(jì)上，MAX038 都是優(yōu)選的器件。方案四： 利用專用直接數(shù)字合成 DDS 芯片的函數(shù)發(fā)生器：能產(chǎn)生任意波形并達(dá)到很高的頻率。但成本較高相比以上四種方案，利用 FPGA 進(jìn)行開發(fā)具有自己的優(yōu)勢(shì)性：1) 可以根據(jù)自己的需求進(jìn)行定制特定的電路；2) 綜合仿真容易實(shí)現(xiàn)，擁有 Quartus II、Modelsim 和 ISE 等軟件編程；3) 可編程性強(qiáng)，Verilog 語言編程語法比較類似與熟悉的 C 語言，學(xué)習(xí)簡(jiǎn)單易用 硬件總體框圖硬件設(shè)計(jì)主要包含三個(gè)模塊，即時(shí)鐘產(chǎn)生模塊、FPGA 信號(hào)產(chǎn)生模塊、D/A 數(shù)模轉(zhuǎn)換模塊?？傮w框圖如圖 31 所示圖 31時(shí)鐘模塊是用來給 FPGA 提供基準(zhǔn)時(shí)鐘，其穩(wěn)定性決定了信號(hào)產(chǎn)生器的穩(wěn)定；FPGA 信號(hào)產(chǎn)生模塊是各種波形信號(hào)產(chǎn)生如：正弦波，方波，斜波，鋸齒波，三角波，波形頻率設(shè)定；D/A 數(shù)模轉(zhuǎn)化模塊是將 FPGA 輸出的數(shù)據(jù)整合成模擬的波形。圖 3212 軟件總體框圖軟件系統(tǒng)設(shè)計(jì)主要包含三個(gè)模塊，即基于 altera 公司的 Quartus II 分頻模塊，波形產(chǎn)生模塊，仿真軟件 Modelsim 波形仿真模塊。總體設(shè)計(jì)如圖 32 所示。時(shí)鐘分頻模塊是指將基準(zhǔn)時(shí)鐘進(jìn)行分頻，以達(dá)到變換頻率的功能。波形產(chǎn)生模塊用來產(chǎn)生各種波形，如增斜波，減斜波，正弦波，階梯波形，方波。數(shù)字輸出模塊，將各種波形用數(shù)字進(jìn)行輸出。 軟件與硬件設(shè)計(jì)總結(jié)綜上所述軟硬件結(jié)構(gòu)，利用時(shí)鐘模塊產(chǎn)生基準(zhǔn)時(shí)鐘傳輸?shù)?FPGA 上，F(xiàn)PGA 利用鎖相環(huán)對(duì)時(shí)鐘倍頻產(chǎn)生更高的時(shí)鐘頻率，然后根據(jù)用戶需要，對(duì)時(shí)鐘進(jìn)行分頻，產(chǎn)生不同頻率的波形。通過 Verilog 語言進(jìn)行編程來產(chǎn)生各種波形，輸出到 D\A 數(shù)模轉(zhuǎn)換模塊，產(chǎn)生模擬波形信號(hào)。3 系統(tǒng)各模塊設(shè)計(jì) 時(shí)鐘模塊設(shè)計(jì)時(shí)鐘模塊的功能是分配系統(tǒng)時(shí)鐘，使得 FPGA 輸出不同的頻率的波形。根據(jù)這個(gè)功能，利用 Verilog 編寫了分頻時(shí)鐘模塊。利用 ALTERA 公司開發(fā)的Quartus II 軟件進(jìn)行綜合，布線之后，得到如圖 31 模塊原理圖:13圖 31 分頻時(shí)鐘模塊時(shí)鐘模塊 Verilog 代碼如下：module clk_div(sysclk ,reset ,div ,clk_out )。input sysclk,reset。input [7:0] div。output clk_out。reg clk_out。//reg clk_out_tmp=0。reg [7:0] count。reg [7:0] div_2。always @(posedge sysclk or negedge reset) beginif(!reset) beginclk_out = 0。count = 0。div_2 = div1。endelse beginif(count=div_2)beginclk_out = ~clk_out。count = 0。endelsecount = count + 1。endendendmodule從圖 31 和時(shí)鐘模塊代碼中可以得到以下信息：? 模塊的輸入變量是：外部基準(zhǔn)時(shí)鐘 sysclk，模塊復(fù)位輸入 reset，分14頻系數(shù)輸入 div，波形時(shí)鐘輸出 clk_out；? 復(fù)位輸入 reset 低電平時(shí)，時(shí)鐘模塊復(fù)位，系統(tǒng)不運(yùn)作；? 分頻系數(shù) div 決定波形時(shí)鐘，其分頻計(jì)算公式是：，比如說 div 值為 1，則輸出時(shí)鐘是系1div??系 統(tǒng) 時(shí) 鐘 頻 率輸 出 時(shí) 鐘 頻 率統(tǒng)時(shí)鐘的二分之一；根據(jù)以上程序，編寫了下列測(cè)試程序：module tb_clkdiv。// Inputsreg sysclk。reg reset。reg [7:0] div。// Outputswire clk_out。// Instantiate the Unit Under Test (UUT)clk_div uut (.sysclk(sysclk), .reset(reset), .div(div), .clk_out(clk_out))。always 10 sysclk = ~sysclk。initial begin// Initialize Inputssysclk = 0。reset = 0。div = 0。// Wait 100 ns for global reset to finish100。 reset = 1。div = 1。200。div = 2。endendmodule15從上述激勵(lì)中看出，div=1，也就是 2 分頻，系統(tǒng)的運(yùn)行周期是 20ns。利用Modelsim 軟件對(duì)時(shí)鐘模塊進(jìn)行仿真，結(jié)果如圖 32 所示：圖 32 兩分頻時(shí)鐘波形從圖中可以看出在 div=1， rest=1 的情況下，輸出時(shí)鐘 clk_out 是輸入時(shí)鐘clk_in 的一半，這很好地證明了分頻時(shí)鐘的正確性。再用 Quartus II 軟件進(jìn)行綜合仿真，結(jié)果如圖 33 所示。圖 33 兩分頻時(shí)鐘波形從圖 33 所示的時(shí)鐘波形來看