【文章內(nèi)容簡介】 大批量產(chǎn)品開發(fā)。 半定制 ASIC 芯片的版圖設(shè)計方法有所不同，分為門陣列設(shè)計法和標(biāo)準(zhǔn)單元設(shè)計法，這兩種方法都是約 束性的設(shè)計方法，其主要目的就是簡化設(shè)計，以犧牲芯片性能為代價來縮短開發(fā)時間。 可編程邏輯芯片與上述掩膜 ASIC 的不同之處在于：設(shè)計人員完成版圖設(shè)計后，在實(shí)驗(yàn)室內(nèi)就可以燒制出自己的芯片 ,無須 IC 廠家的參與，大大縮短了開發(fā)周期。 4 可編程邏輯器件自七十年代以來，經(jīng)歷了 PAL、 GAL、 CPLD、 FPGA 幾個發(fā)展階段，其中 CPLD/FPGA 屬高密度可編程邏輯器件，目前集成度已高達(dá) 200萬門 /片，它將掩膜 ASIC 集成度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè)計生產(chǎn)方便的特點(diǎn)結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn) 品能以最快的速度上市，而當(dāng)市場擴(kuò)大時，它可以很容易的轉(zhuǎn)由掩膜 ASIC 實(shí)現(xiàn)，因此開發(fā)風(fēng)險也大為降低。 上述 ASIC 芯片，尤其是 CPLD/FPGA 器件，已成為現(xiàn)代高層次電子設(shè)計方法的實(shí)現(xiàn)載體。 FPGA 介紹 FPGA（ Field－ Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在 PAL、GAL、 CPLD 等可 編程器 件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為 專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可 編程 器 件門電路數(shù)有限的缺點(diǎn)。 以硬件描述語言（ Verilog 或 VHDL）所完成的 電路 設(shè)計，可以經(jīng)過簡單的綜合與布局，快 速的 燒錄 至 FPGA 上進(jìn)行測試，是現(xiàn)代 IC 設(shè)計驗(yàn)證 的技術(shù)主流。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門 電路 （比如 AND、 OR、XOR、 NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的 FPGA 里面，這些可編輯的元件里也包含記憶元件例如 觸發(fā)器 （ Flip－ flop）或者其他更加完整的記憶塊。 目前市場上開發(fā) FPGA 的主要有兩大供應(yīng)商，一個就是 ALTERA 公司，另一個就是 Xilinx 公司。 Altera 的主流 FPGA 分為兩大類，一種側(cè)重 低成本 應(yīng)用，容量中等，性能可以滿足一般的 邏輯設(shè)計 要求，如 Cyclone， CycloneII；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如 Startix， StratixII 等，用戶可以根據(jù)自己實(shí)際應(yīng)用要求進(jìn)行選擇。在性能可以滿足的情況下，優(yōu)先選擇 低成本 器件。 MAX+PLUSII：普遍認(rèn)為 MaxplusII 曾經(jīng)是最優(yōu)秀的 PLD 開發(fā)平臺之一，適合開發(fā)早期的中小規(guī)模 PLD/FPGA 由 QuartusII 替代，不再推薦使用。 QuartusII： Altera 新一代 FPGA/PLD 開發(fā) 軟件 ，適合新器件和大規(guī)模 FPGA的開發(fā)，已經(jīng)取代 MaxplusII。 SOPC Builder: 配合 QuartusII，可以完成集成 CPU 的 FPGA 芯片的開發(fā)工作 DSP Builder: QuartusII 與 Matlab 的接口，利用 IP 核在 Matlab 中快速完成 數(shù)字信號處理 的仿真和最終 FPGA 實(shí)現(xiàn) 。 Xilinx 的主流 FPGA 分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可 5 以滿足一般的 邏輯設(shè)計 要求，如 Spartan 系列；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如 Virtex 系列，用戶可以根據(jù)自己實(shí)際應(yīng)用要求進(jìn)行選擇。 在性能可以滿足的情況下，優(yōu)先選擇低成本器件。 ISE： Xilinx 公司集成開發(fā)的工具 Foundation: Xilinx 公司早期的開發(fā)工具，逐步被 ISE 取代 嵌入式開發(fā) 套件（ EDK）： 用于開發(fā)集成 PowerPC 硬核和 MicroBlaze 軟核CPU 的工具 System Generator for DSP ：配合 Matlab，在 FPGA 中完成 數(shù)字信 號處理 的工具 Modelsim 介紹 Mentor 公司的 ModelSim 是業(yè)界最優(yōu)秀的 HDL 語言 仿真軟件 ，它能提供友好的仿真環(huán)境，是業(yè)界唯一的 單內(nèi)核 支持 VHDL 和 Verilog 混合仿真的 仿真器 。它采用直接優(yōu)化的 編譯技術(shù) 、 Tcl/Tk 技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護(hù) IP 核，個性化的圖形界面和 用戶接口 ，為用戶加快調(diào)錯提供強(qiáng)有力的手段，是 FPGA/ASIC 設(shè)計 的首選 仿真軟件 。 ModelSim 分幾種不同的版本： SE、 PE、 LE 和 OEM，其中 SE 是最高級的版本，而集成在 Actel、 Atmel、 Altera、 Xilinx 以及 Lattice 等 FPGA 廠商設(shè)計工具中的均是其 OEM 版本。 SE 版和 OEM 版在功能和性能方面有較大差別，比如對于大家都關(guān)心的仿真速度問題，以 Xilinx 公司提供的 OEM 版本 ModelSim XE為例，對于代碼少于 40000 行的設(shè)計， ModelSim SE 比 ModelSim XE 要快 10 倍；對于代碼超過 40000 行的設(shè)計， ModelSim SE 要比 ModelSim XE 快近 40 倍。ModelSim SE 支持 PC、 UNIX 和 LINUX 混合平臺；提供全面完善以及高性能的驗(yàn)證功能；全面支持業(yè)界廣泛的標(biāo)準(zhǔn)； Mentor Graphics 公司提供業(yè)界最好的技術(shù)支持與服務(wù)。 Verilog 與 VHDL 語言介紹 Verilog HDL 語言 是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。 其 具有下述描述能力：設(shè)計的行為特性、設(shè)計的數(shù)據(jù)流特性、設(shè)計的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計驗(yàn)證方面的時延和波形產(chǎn)生機(jī)制。所有這些都使用同一種建模語言。此外， Verilog HDL 語言提供了編程語言接口，通過該接口可以在模擬、驗(yàn)證期間從設(shè)計外部訪問設(shè)計，包括模擬的具體控制和運(yùn)行 。 VHDL 語言是一種用于電路設(shè)計的高級語言 。 VHDL 主要用于描述 數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口 。 除了含有許多具有硬件特征的語句外， VHDL 的語 6 言形式、描述風(fēng)格以及語法是十分類似于一般的 計算機(jī)高級語言 。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計，或稱設(shè)計實(shí)體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實(shí)體。 測試激勵文件介紹 測試激勵也叫 testbench，它 是一種驗(yàn)證的手段。首先，任何設(shè)計都是會有輸入輸出的。但是在軟環(huán)境中沒有激勵輸入，也不會對你設(shè)計的輸出正確性進(jìn)行評估。那么 此時便有一種，模擬實(shí)際環(huán)境的輸入激勵和輸出校驗(yàn)的一種 ―虛擬平臺 ‖的產(chǎn)生。在這個平臺上你可以對你的設(shè)計從軟件層面上進(jìn)行分析和校驗(yàn) 。 用通俗的話來表示：測試激勵就是啟動模塊的鑰匙，它能夠模擬模塊的輸入變量，使其能夠按照工程師的要求進(jìn)行工作。 軟件使用入門 系統(tǒng)仿真軟件 Modulsim 使用 Modulsim 是目前市場上最流行的 FPGA 仿真軟件，以其卓越的性能和操作簡單性著稱。下面以 Modelsim 來做個使用向?qū)А? 1) 軟件安裝好之后，打開軟件 modulsim，點(diǎn)擊 FILEnewproject,將出現(xiàn)如圖 14 所示畫面，起名為 test。 圖 14 新建工程 2) 在如圖 15 所示界面添加 verilog 文件與測試文件，然后進(jìn)行編譯，將出現(xiàn)圖 16 所示畫面 7 圖 15 添加文件 圖 16 編譯結(jié)果 3) 雙擊測試文件， tb_sysgen 將出現(xiàn)圖 17 所示現(xiàn)象，然后在測試文件tb_sysgen 上右擊選中 start simulation ,會出現(xiàn)如圖 18 所示現(xiàn)象。 圖 17 點(diǎn)擊仿真 8 圖 18 添加波形 4) 運(yùn)行仿真，將開始進(jìn)行波形仿真，如圖 19 所示： 圖 19 波形仿 真圖 9 Quartus II 軟件使用 Quartus II 軟件是目前市場上最流行的 FPGA 開發(fā)綜合軟件，它的開發(fā)者是altera 公司。其容易操作，具有良好的可視化，開發(fā)簡單，易于被初學(xué)這接受。以下介紹 Quartus II 的簡單使用。 1) 打開 Quartus II 軟件，點(diǎn)擊 File 選項(xiàng)，然后選擇 new，選擇 new Quartus II project， 選擇好器件以及存放路徑，就建立好工程文件了，如圖 210。 圖 110 新建工程 2) 點(diǎn)擊 File，選擇 new，新建 verilog HDL，比如文件名字叫 test。編程完畢之后，可以編譯下，看看有沒有語法錯誤，如果沒有語法錯誤，則進(jìn)入測試文件建立模塊。 3) 點(diǎn)擊菜單欄中 processing,選擇 start，選擇 start testbench template write。此時會自動生成 testbench 模板到項(xiàng)目文件夾 simulation 里面，后綴為 .vt ，這時候就可以通過 modulesim 進(jìn)行仿真了。 10 2 系統(tǒng)總體設(shè)計 本系統(tǒng)是基于 FPGA 開發(fā)的多功能波形發(fā)生器，利用硬件描述語言 Verilog進(jìn)行編程， Quartus II 上進(jìn)行編譯，并仿真驗(yàn)證結(jié)構(gòu)，接著利用 Modelsim 進(jìn)行再次仿真驗(yàn)證，以達(dá)到本系統(tǒng)的要求，產(chǎn)生增斜波、減斜波、方波、三角波、正弦波、階梯波形。但是確定該方案之前還是有很多方案： 方案一： 用分立元件組成的函數(shù)發(fā)生器：通常是單函數(shù)發(fā)生器且頻率不高，其工作不很穩(wěn)定，不易調(diào)試 方案二： 可以由 晶體管 、運(yùn)放 IC 等通用器件制作，更多的則是用專門的函數(shù)信號發(fā)生器 IC 產(chǎn)生。早期的函數(shù) 信號發(fā)生器 IC，如 L803 BA20XR2207/2209 等，它們的功能較少，精度不高，頻率上限只有 300kHz，無法產(chǎn)生更高頻率的信號，調(diào)節(jié)方式也不夠靈活，頻率和占空比不能獨(dú)立調(diào)節(jié)，二者互相影響。 方案三： 利用單片集成芯片的函數(shù)發(fā)生器：能產(chǎn)生多種波形，達(dá)到較高的頻率，且易于調(diào)試。鑒于此， 美國 美信公司開發(fā)了新一代函數(shù)信號發(fā)生器ICMAX038，它克服了（ 2）中芯片的缺點(diǎn)，可 以達(dá)到更高的技術(shù)指標(biāo)，是上述芯片望塵莫及的。 MAX038 頻率高、精度好，因此它被稱為高頻精密函數(shù)信號發(fā)生器 IC。在鎖相環(huán)、壓控振蕩器、頻率合成器、脈寬調(diào)制器等電路的設(shè)計上，MAX038 都是優(yōu)選的器件。 方案四： 利用專用直接數(shù)字合成 DDS 芯片的函數(shù)發(fā)生器：能產(chǎn)生任意波形并達(dá)到很高的頻率。但成本較高 相比以上四種方案，利用 FPGA 進(jìn)行開發(fā)具有自己的優(yōu)勢性： 1) 可以根據(jù)自己的需求進(jìn)行定制特定的電路； 2) 綜合仿真容易實(shí)現(xiàn)，擁有 Quartus II、 Modelsim 和 ISE 等軟件編程； 3) 可編程性強(qiáng)， Verilog 語言編 程語法比較類似與熟悉的 C 語言，學(xué)習(xí)簡單易用 硬件總體框圖 硬件設(shè)計主要包含三個模塊，即時鐘產(chǎn)生模塊、 FPGA 信號產(chǎn)生模塊、 D/A 數(shù)模轉(zhuǎn)換模塊?？傮w框圖如圖 31 所示 圖 31 11 時鐘模塊是用來給 FPGA 提供基準(zhǔn)時鐘，其穩(wěn)定性決定了信號產(chǎn)生器的穩(wěn)定；FPGA 信號產(chǎn)生模塊是各種波形信號產(chǎn)生如：正弦波，方波，斜波，鋸齒波，三角波，波形頻率設(shè)定； D/A 數(shù)模轉(zhuǎn)化模塊是將 FPGA 輸出的數(shù)據(jù)整合成模擬的波形。 圖 32 軟件總體框圖 軟件系統(tǒng)設(shè)計主要包含三個模塊，即基于 altera 公司的 Quartus II 分頻模塊 ，波形產(chǎn)生模塊，仿真軟件 Modelsim 波形仿真模塊。總體設(shè)計如圖 32 所示。 時鐘分頻模塊是指將基準(zhǔn)時鐘進(jìn)行分頻，以達(dá)到變換頻率的功能。波形產(chǎn)生模塊用來產(chǎn)生各種波形，如增斜波，減斜波，正弦波，階梯波形，方波。數(shù)字輸出模塊，將各種波形用數(shù)字進(jìn)行輸出。 軟件與硬件設(shè)計總結(jié) 綜上所述軟硬件結(jié)構(gòu)，利用時鐘模塊產(chǎn)生基準(zhǔn)時鐘傳輸?shù)?FPGA 上， FPGA利用鎖相環(huán)對時鐘倍頻產(chǎn)生更高的時鐘頻率，然后根據(jù)用戶需要，對時鐘進(jìn)行分頻，產(chǎn)生不同頻率的波形。通過 Verilog 語言進(jìn)行編程來產(chǎn)生各種波形，輸出到D\A 數(shù)模轉(zhuǎn)換模塊，產(chǎn)生模擬波形信號。 12 3 系統(tǒng)各模塊設(shè)計 時鐘模塊設(shè)計 時鐘模塊的功能是分配系統(tǒng)時鐘，使得 FPGA 輸出不同的頻率的波形。根據(jù)這個功能，利用 Verilog 編寫了分頻時鐘模塊。利用 ALTERA 公司開發(fā)的 Quartus II 軟件進(jìn)行綜合，布線之后，得到如圖 31 模塊原理圖 : 圖 31 分頻時鐘模塊 時鐘模塊 Verilog 代碼如下： module clk_div( sysclk , reset , div , clk_out