【正文】 。將其與簡單電路相結(jié)合就可以精確模擬仿真各種信號。 （4）輸出波形的頻率范圍為100Hz～200kHz；重復(fù)頻率可調(diào)，頻率步進(jìn)間隔≤100Hz。QuartusII平臺支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。本系統(tǒng)設(shè)計(jì)選定以FPGA作為系統(tǒng)控制核心的直接數(shù)字頻率合成實(shí)現(xiàn)方案。語句，同時(shí)將tmp輸出，當(dāng)tmp=“11111111”；時(shí)，將tmp值清零，執(zhí)行下一個(gè)循環(huán)。方波A：方波A產(chǎn)生也是由64個(gè)采樣點(diǎn)組成， 64個(gè)采樣點(diǎn)的數(shù)據(jù)只有“低電平”和“高電平” 2種狀態(tài)。在File菜單中選擇New Project Wizard選項(xiàng)啟動項(xiàng)目向?qū)?。即進(jìn)入VHDL語言編輯區(qū)如圖7所示。s sensitivity list2．Warning: Output pins are stuck at VCC or GND Warning (13410): Pin p180 is stuck at VCC第一個(gè)警告，在process里作為被判斷信號(if或者case后面的)或者賦值語句右端信號通常應(yīng)該寫在process的敏感信號表里。 when 5 = lcd(7 downto 1)=0100100。綜合時(shí)，信號y被添加到敏感信號表中。 波形選擇信號 Data3, Data2, Data1,Data0 : in std_logic_vector(3 downto 0)。在波形文件編輯方式下，右鍵選擇insert添加信號節(jié)點(diǎn)，設(shè)置相應(yīng)的參數(shù)。use 。第三部分是程序的結(jié)構(gòu)體，具體描述電路的內(nèi)部結(jié)構(gòu)和邏輯功能。在程序設(shè)計(jì)中，主要使用的函數(shù)語句有兩種：Ifelse語句和casewhen語句。5小結(jié)通過這次FPGA課程設(shè)計(jì)，我對FPGA的基本原理有了進(jìn)一步的認(rèn)識。動手實(shí)踐是理論知識得以靈活運(yùn)用的必要前提，也是今后走上工作崗位之后能夠很好的完成設(shè)計(jì)工作的技術(shù)保證。 時(shí)鐘信號輸入 set, clr, up, down, zu, zd : in std_logic。 顯示輸出 shift : out std_logic_vector(3 downto 0)。signal tmp : integer range 0 to 9999。signal bcd0,bcd1,bcd2,bcd3 : integer range 0 to 9。variable count4 : integer range 0 to 6250000。beginif rising_edge(clk) then if posting=39。139。 else count4:=count4+1。z=31。 b=b+1。 dd=00000000。00。 end if。 end if。00)。 三角波波形數(shù)據(jù)dd3 end if。 end if。 else if coun0qqq then coun0=coun0+tmp。 end if。 else z=63。 else count1:=count1+1。 elsif d0=39。 else amp=11111111。 else count0:=count0+1。cov_a:process(clk,amp,amp0) 主要實(shí)現(xiàn)各波形幅度值到BCD碼的轉(zhuǎn)化，由于方波和其他三種波形的幅度調(diào)節(jié)方式、精度不同，因此對幅度的處理方式分兩種：“sss=00010 or sw=39。 then count0:=0。bcd00=bcd0。 bcd1=bcd1+1。 else count1:=0。 bcd10=bcd11。 bcd11=bcd11+1。 end if。039。 shift=1101。 elsif count=499999 then y=bcd30。 when 1 = lcd(7 downto 1)=1001111。 when 9 = lcd(7 downto 1)=0000100。when 00000100= d=11110101 。when 00001100= d=10101110 。when 00010100= d=01001011 。when 00011100= d=00001000 。when 00100100= d=00001101 。when 00101100= d=01010111 。when 00110100= d=10111010 。when 00111100= d=11111001 。p180=39。如何查看仿真波形中的某一種波形？答：在仿真波形報(bào)告中，可點(diǎn)開某種波形旁邊的加號展開后可看到具體波形。end if。when 00111010= d=11101111 。when 00110010= d=10100010 。when 00101010= d=01000000 。when 00100010= d=00000100 。when 00011010= d=00010011 。when 00010010= d=01100011 。when 00001010= d=11000101 。when 00000010= d=11111100 。 when 7 = lcd(7 downto 1)=0001111。end if。lcd(0)=39。 elsif count=374999 then y=bcd20。 shift=0111。 end if。 bcd01=bcd01+1。 bcd31=0。 end if。 bcd0=bcd0+1。count:=(conv_integer(amp))*(conv_integer(amp0))*769。beginif rising_edge(clk) then if sss=00010 or sw=39。a=amp。 end if。139。 else amp0=11111111。 end if。139。 else count3:=count3+1。 end if。 elsif addr=63 then dd4:=conv_integer(ram(63))。 else dd3:=conv_integer(f(5 downto 0)amp。139。 dd0:=0。 elsif addr=63 then dd=ram(63)。00。 con=con+1。039。 coun0=0。 end if。 then ram(adr)=conv_std_logic_vector((conv_integer(Data1)*10+conv_integer(Data0))*2,8)。variable dd0,dd1,dd2,dd3,dd4 : integer range 0 to 255。qq信號對應(yīng)SW=0時(shí)的檔位選擇信號SS，實(shí)現(xiàn)方波A和其他三種波形的頻率預(yù)置qqq= 500000 when ss=1000 else 5000000 when ss=0100 else 50000000 when ss=0010 else50000。signal f : std_logic_vector( 7 downto 0 )。signal qqq : integer range 0 to 250000000。 BCD碼輸入 p180 : out std_logic。use 。還有進(jìn)行仿真之前需要自己建立仿真波形文件，才能進(jìn)行仿真等等，但在和老師、同學(xué)的交流下，最后我都解決了問題。執(zhí)行對應(yīng)的順序語句，最后結(jié)束 CASE語句。 Co=(a and b)or(a and Ci)or(b and Ci)。END fulladder。use 。 圖9 編譯結(jié)果 在編譯通過后，要建立后綴為vwf的仿真波形文件。 方波A、B的切換sw，和方波B的幅度調(diào)節(jié)按鍵 ss : in std_logic_vector( 3 downto 0 )。 end case。 when 3 = lcd(7 downto 1)=0000110。3仿真結(jié)果輸入相應(yīng)源代碼，點(diǎn)擊，得出結(jié)果如圖8 圖8編譯結(jié)果程序在編譯階段出現(xiàn)了八個(gè)警告，以下面兩個(gè)為例：1．Warning (10492): VHDL Process Statement warning at (232): signal y is read inside the Process Statement but isn39。 圖3創(chuàng)建工程界面在圖2所示界面點(diǎn)擊NEXT按鈕出現(xiàn)對話框如圖3所示直接點(diǎn)next按鈕然后在出現(xiàn)的界面中選擇芯片出現(xiàn)如圖4所示界面。幅度顯示：用4個(gè)數(shù)碼管來顯示輸出波形的幅度。任意波的頻率取決于讀取數(shù)據(jù)的速度。程序中設(shè)置一個(gè)波形的起始點(diǎn)，經(jīng)過比較、計(jì)算得出波形的其他數(shù)值，將這些點(diǎn)依次連續(xù)輸出，從而實(shí)現(xiàn)波形的仿真。由于數(shù)字量的可操作性遠(yuǎn)遠(yuǎn)高于模擬量，采用DDFS的優(yōu)點(diǎn)在于頻率精度高、波形調(diào)節(jié)方便、且輸出波形毛刺少等。Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。 （2） 用鍵盤輸入編輯生成上述4種波形（同周期）的線性組合