eda課程設(shè)計(jì)--任意波形發(fā)生器(存儲(chǔ)版)
【正文】 1。when 111=z=h。 sel: out std_logic_vector(2 downto 0))。10。use 。when 101=z=f。begins=s3amp。 輸出波形選擇模塊library ieee。 y2=y(2)。 when110=y:=10111111。 and s0=39。begin a=a2amp。 y=y_temp。 process(s1,s0,a,b,c,d) begin case s is when 00=y_temp=a。entity tiaopin is port(s1,s0: in std_logic。END PROCESS。EVENT AND clk=39。ENTITY CT74161 ISPORT(clk : IN STD_LOGIC。產(chǎn)生滿足需要的不用頻率和幅度的波形。綜合器在工作前，必須給定所要實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用一定的方式聯(lián)系起來。綜合器的功能就是將設(shè)計(jì)者在EDA平臺(tái)上完成的針對(duì)某個(gè)系統(tǒng)項(xiàng)目的HDL、原理圖或狀態(tài)圖形描述，針對(duì)給定的硬件系統(tǒng)組件，進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得我們欲實(shí)現(xiàn)功能的描述文件。然后多波形進(jìn)行幅度的選擇。USE 。BEGINPROCESS(clk)BEGINIF (clk39。END IF 。use 。s0。 end process。architecture ymq of DECODER issignal a:std_logic_vector(2 downto 0)。039。 when101=y:=11011111。 y1=y(1)。
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