eda課程設(shè)計--頻率計(存儲版)
【正文】 夠更清楚的理解VHDL程序的描述語言，進(jìn)行簡單程序的編寫和仿真。鎖存信號后，必須有一清零信號RST_CNT對計數(shù)器進(jìn)行清零，為下一秒的技術(shù)操作做準(zhǔn)備。 ENA : IN STD_LOGIC。 ELSIF CLK39。 OUTY = CQI 。LIBRARY IEEE。EVENT AND CLKK = 39。039。 CNT_EN = DIV2CLK。END REG4B。將完成的4位計數(shù)器、測頻控制器以及4位鎖存器的設(shè)計打包成模塊以便設(shè)計頂層文件時調(diào)用。 清零端 FX：:IN STD_LOGIC。) then CQI:=(others =39。 then 使能端為1，讓信號從09進(jìn)行計數(shù) if CQI9 then CQI:= CQI+1。超出9時進(jìn)位 END IF。OUTY= CQI。use 。signal s0,s1,s2:std_logic。 fb0:out std_logic)。 end ponent。 u4:js port map(fb=s0,clk=s1,g5=g5,q=p0)。architecture bhv of fp isbeginao=fb1。if(nu=5)then bo=not bo。end if。 g1,g2,g3,g4:out std_logic。039。139。039。g3=39。039。elsif(k4=39。g4=39。entity sz isgeneric (v:integer:=8)。)then count:=count+1。use 。stable)then if(fb39。 end if。039。entity bcd isport(qi:in integer range 0 to 10000。beginif(rst=39。x2:=y/b。d4=conv_std_logic_vector(x4,4)。d2=conv_std_logic_vector(x2,4)。else x1:=qi/a。constant c:integer:=10。use 。 n:=0。139。 variable m:integer range 0 to 10000。end bhv。event and clki=39。時鐘程序u3：library ieee。g3=39。039。139。g2=39。039。039。039。entity wx isport(ai,bi,ci,di,rst:in std_logic。if(nu2=500)then do=not do。nu1:=nu1+1。 ao,bo,co,do:buffer std_logic)。 u2:wx port map(k1=k1,k2=k2,k3=k3,k4=k4,ai=h0,bi=h1,ci=h2,di=h3, rst=rst,fb0=s0,g1=g1,g2=g2,g3=g3,g4=g4)。 g5:out std_logic。 k1,k2,k3,k4:in std_logic。end plj。在實驗的進(jìn)行中也出現(xiàn)了很多問題，比如說編譯出現(xiàn)了很多錯誤，經(jīng)過我仔細(xì)的排查和修改后，最終使得編譯完全正確了，這讓我有一點成就感，同時也使我對此充滿了興趣，做得就更加認(rèn)真了，努力把很多沒弄懂的問題都想清楚了，做完本次設(shè)計實驗后真的收獲頗豐。使能端置0輸出為0 END IF。COUT=39。) then 在時鐘信號FX的上升沿 if ENA=39。定義變量CQIbeginif (RST = 39。USE 。 END PROCESS。 DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END PROCESS。039。ARCHITECTURE behav OF TESTCTL IS SIGNAL DIV2CLK : STD_LOGIC。 圖2 四位計數(shù)器仿真波形分析：
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