【正文】 ][ 8 : 0 ] 圖表 6：偏移控制模塊 表格 4：偏移控制模塊 端口定義 引腳名稱 類型 編號 功能描述 RESET Input PIN_1 復(fù)位 低電平復(fù)位 EN Input PIN_2 增量使能端 控制參數(shù)的增減 CLK_KEY Input PIN_3 偏移控制字 IN_A Input PIN_4 信號數(shù)據(jù)輸入端 OUT Output PIN_5 偏移后數(shù)據(jù)輸出 4. 波幅控制 A m p l i t u d e[ 1 1 : 0 ][ 8 : 0 ]R E S E TE NC L K _ K E YI NO U T 圖表 7：波幅控制模塊 第三章 基于 FPGA 的 DDS的詳細設(shè) 計 ___________________________________________________________________________________________ 共 30 頁 第 24 頁 表格 5：波幅控制模塊端口定義 引腳名稱 類型 編號 功能描述 RESET Input PIN_1 復(fù)位 低電平復(fù)位 EN Input PIN_2 增量使能端 控制參數(shù)的增減 CLK_KEY Input PIN_3 偏移控制字 IN_A Input PIN_4 信號數(shù)據(jù)輸入端 OUT Output PIN_5 波幅變化后數(shù)據(jù)輸出 5. 波形 ROM 定制 圖表 8：正弦波形 ROM 定制 6. 波形數(shù)據(jù)產(chǎn)生模塊 D D S _ D A T A[ 8 : 0 ][ 3 : 0 ]C L KR E S E TC T R L _ D D SD D S _ D A T A 圖表 9：波形數(shù)據(jù)產(chǎn)生模塊 表格 6：波形數(shù)據(jù)產(chǎn)生模塊端口定義 引腳名稱 類型 編號 功能描述 CLK Input PIN_1 波形產(chǎn)生時鐘控制輸入端 RESET Input PIN_2 復(fù)位 低電 平復(fù)位 CTRL_DDS Input PIN_3 波形輸出類型控制端口 DDS_DATA Output PIN_4 波形數(shù)據(jù)輸出端口 第三章 基于 FPGA 的 DDS的詳細設(shè) 計 ___________________________________________________________________________________________ 共 30 頁 第 25 頁 7. 詳細設(shè)計總體原理框圖 CTRLC T R L _ D D SR E S E TC L KC L K _ D I VD D S _D A T AE NF R E Q U E N S _D D SS K E W _D D SP H A S E _D D SA M P L I T UD E _ D D SMUXP h a s eS k e w _ YA m p l i t u d eDATAREGD / AD A T A _ O U T 圖表 10：詳細設(shè)計總體原理框圖 第四章 DDS設(shè)計的驗證與實現(xiàn) ___________________________________________________________________________________________ 共 30 頁 第 26 頁 第四章 DDS 設(shè)計的驗證與實現(xiàn) DDS 設(shè)計的仿真 圖表 11： DDS方波產(chǎn)生仿真波形 圖表 12： DDS正弦波產(chǎn)生仿真波形 第四章 DDS設(shè)計的驗證與實現(xiàn) ___________________________________________________________________________________________ 共 30 頁 第 27 頁 圖表 13： DDS鋸齒波產(chǎn)生仿真波形 圖表 14： DDS三角波產(chǎn)生仿真波形 第四章 DDS設(shè)計的驗證與實現(xiàn) ___________________________________________________________________________________________ 共 30 頁 第 28 頁 DDS 設(shè)計的綜合 圖表 15： DDS系統(tǒng)綜合電路網(wǎng)表 DDS 設(shè)計結(jié)果分析報告 圖表 16： DDS綜合分析報告 DDS 邏輯分 析儀（ Signal Tap II）測試結(jié)果 圖表 17：三角波測試 第四章 DDS設(shè)計的驗證與實現(xiàn) ___________________________________________________________________________________________ 共 30 頁 第 29 頁 圖表 18：方波測試 圖表 19：正弦波測試 圖表 20：鋸齒波第五章 總結(jié)與展望 ___________________________________________________________________________________________ 共 30 頁 第 30 頁 第五章 總結(jié)與展望 總結(jié) 頻率源是電子系統(tǒng)的核心，現(xiàn)代雷達系統(tǒng)、現(xiàn)代通信系統(tǒng)和電子對抗系統(tǒng)對頻率源提出越來越高的要求，因此世界各國都十分重視頻率合成技術(shù)的研究。RS232 transceiver and 9pin connector VGA DAC (10bit highspeed triple DACs) with VGAout connector 18 red user LEDs 8Mbyte Flash memory 輸出信號供示波器采集。 5. 正弦波 ROM 模塊： 首先利用 MATLAB 生成一個 *.MIF 文件， *.MIF 文件存儲的是一個深度為 256，寬度為 8 的正弦波形數(shù)字信號 。 2. 方波產(chǎn)生模塊 ： 該模塊主要采用分頻比可調(diào)的時鐘輸出 。 主要用 于控制輸出信號的類型、頻率、相位移、縱向偏移和波幅。精度為 5176。它在相對帶寬、頻率轉(zhuǎn)換時間、相位連續(xù)性、高分辨率以及集成化等一系列性能指標(biāo)方面遠遠超過了傳統(tǒng)頻率合成技術(shù)。 (4)下載與硬件測試 把適配后生成的下載或配置文件，通過編程器或編程電纜向 FPGA或 CPLD進行下載，以便進行硬件調(diào)試和驗證 (Hardware Debugging)。不經(jīng)歷適配階段，在設(shè)計項目編輯編譯 (或綜合 )后即可進行入門級仿真器進行模擬測試。但時序仿真的仿真文件必須來自針對具體器件的適配器。仿真是在 EDA設(shè)計過程中的重要步驟。 邏輯綜合通過后必須利用適配器將綜合后網(wǎng)表文件針對某一具體的目標(biāo)器 件進行邏輯 映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布 局布線操作。 （ 3）適配與仿真 第二章 DDS理論與實現(xiàn)工具 ___________________________________________________________________________________________ 共 30 頁 第 16 頁 適配器 (Fitter)也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件 配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如 JEDEC、 Jam格式的 文件。 整個綜合過程就是將設(shè)計者在 EDA平臺上編輯輸入的 HDL文本、原理圖或狀態(tài)圖描述，依據(jù)給定的硬件結(jié)構(gòu)組件或約束控制條件進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述網(wǎng)表文件。綜合就是將電路的高級語言 (如行為庫描述 )轉(zhuǎn)換成低級的 ,可與 FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件或程序。 (2)硬件描述語言輸入 這種方式和傳統(tǒng)的計算機軟件語言編輯輸入基本一致，就是將使用了某種硬件描述語言 (HDL)的電路設(shè)計文本，如 VHDL或 Verilog的源程序，進行編輯輸入。原理圖由邏輯器件 (符號 )和連接線構(gòu)成，圖中的邏輯器件可以是 EDA軟件庫中預(yù)制的功能模塊，如與門、非門、或門、觸發(fā)器以及各種 74系列器件功能的宏功能模塊，甚至還有一些類似于口 (Intellectual Property)核的功能塊。 (1)圖形輸入 圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入等方法。 第二章 DDS理論與實現(xiàn)工具 ___________________________________________________________________________________________ 共 30 頁 第 14 頁 FPGA 設(shè)計流程 完整地了解利用 EDA技術(shù)進行設(shè)計開發(fā)的流程對于正確地選擇和使用 EDA軟件，優(yōu)化設(shè)計項目，提高設(shè)計效率十分有益。Gateway Design Automation 公司后來被 Cadence Design Systems 于 1990 年所購并。 Verilog HDL 語言簡介 Verilog HDL 是目前應(yīng)用最為廣泛的硬件描述語言． Verilog HDL 可以用來進行各種層次的邏輯設(shè)計，也可以進行數(shù)字系統(tǒng)的邏輯綜合， 仿真驗證和時序分析等。具有鎖相環(huán) (PLL)和全局時鐘網(wǎng)絡(luò)，提供完整的時鐘管理方案。靈活的內(nèi)部連線：快速、可預(yù)測連線延時的快速通道；實現(xiàn)算術(shù)功能 (諸 如快速加法器、計數(shù)器和比較器 )的專用進位鏈；實現(xiàn)高速、多扇入功能的專用 級聯(lián)鏈；實現(xiàn)內(nèi)部總線的三態(tài)模擬；多達六個全局時鐘信號和四個全局清除信 號。 高密度： 2 萬到 20 萬個典型門，高達 294912 位內(nèi)部 RAM(每個 EAB 有 4096 位，這些都可在不降低邏輯能力的情況下使用 )。由于采用 了特殊的三級布線結(jié)構(gòu)，其裸片尺寸大大降低 。從那以后，己向全球數(shù)千位不同的客戶交付了數(shù)百萬片，成為 Altera 歷史上采用最快的產(chǎn)品。 FPGA、 CPLD 軟件包中有各種輸入工具和仿真工具，及版圖設(shè)計工具和編第二章 DDS理論與實現(xiàn)工具 ___________________________________________________________________________________________ 共 30 頁 第 12 頁 程器等全線產(chǎn)品，電路設(shè)計人員在很短的時間內(nèi)就可完成電路的輸入、編譯、優(yōu)化、仿真，直至最后芯片的制作。 2． FPGA、 CPLD 芯片在出廠之前都做過百分之百的測試，不需要設(shè)計人員承擔(dān)投片風(fēng)險和費用，設(shè)計人員只需在自己的實驗室里就可以通過相關(guān)的軟硬件環(huán)境來完成芯片的最終功能設(shè)計。連線資源：連接邏輯塊的互連資源； 可以講 Altera 和 Xilinx 共同決定了 PLD 技術(shù)的發(fā)展方向。經(jīng)過了十幾年的發(fā)展，許多公司都開發(fā)出了多種可編程邏輯器件。 FPGA、 CPLD 概述 FPGA(現(xiàn)場可編程門陣列 )與 CPLD(復(fù)雜可編程邏輯器件 )都是可編程邏輯器件，它們是在 PAL、 GAL 等邏輯器件的基礎(chǔ)之上發(fā)展起來的。因此 ,需要選取合適的參數(shù)和 ROM 壓縮技術(shù) ,在滿足系統(tǒng)性能的前提下使得系統(tǒng)盡量優(yōu)化。 第二章 DDS理論與實現(xiàn)工具 ___________________________________________________________________________________________ 共 30 頁 第 10 頁 正弦波查詢表 ROM也是制作的重點。 方案的選擇 在利用 FPGA 制作 DDS 時 ,相位累加器是決定 DDS 性能的一個關(guān)鍵部分。 N 為相位累加器位數(shù) 。 正弦波 y = sin (2πx) ,若以 f 量化的量化頻率對其幅度值進行量化 , 一個周期可以得到 M =f 量化個幅度值。它是以一個固定頻率精度的時鐘作為參考時鐘源，通過數(shù)字信號處理技術(shù)產(chǎn)生一個頻率和相位可調(diào)的輸出信號。專用 DDS芯片實現(xiàn)的信號源功耗大、價格高；而將 DDS信號源設(shè)計嵌入到 FPGA芯片所構(gòu)成的系統(tǒng)中，其系統(tǒng) 成本不會增加多少，可以實現(xiàn)很多更加復(fù)雜的功能，因此，采用 FPGA設(shè)計的 DDS信號源具有很高的性價比。雜散是 DDS本身固有和缺點，且隨著輸出帶寬的擴展，雜散將越來越明顯地成為限制 DDS發(fā)展的重要因素。當(dāng)然 DDS技術(shù)也有局限性，主要表現(xiàn)在： (1)輸出頻帶范圍有限 由于 DDS內(nèi)部 DAC和波形存儲器的工作速度限制，使得 DDS輸出的最高頻率有限，目前市場上采用 CMO