【正文】 [13]鄧延安．基于 FPGA的數(shù)字 化調(diào)頻 DDS系統(tǒng)設(shè)計(jì)： 碩士學(xué)位論文 .合肥工業(yè)大學(xué)微 電子學(xué)與固體電子學(xué)專(zhuān)業(yè) .20xx [14]Samuel Micheal Palermo． A MultiBand PhaseLocked Loop Frequency [15]郭立浩．基于 FPGA的直接數(shù)字頻率合成器的研究與應(yīng)用 .碩士學(xué)位論文 .西北工業(yè) 大學(xué)電路與系統(tǒng)專(zhuān)業(yè) .20xx [16]胡力．基于 DDS的掃頻信號(hào)源設(shè)計(jì)與實(shí)現(xiàn)． 碩士學(xué)位論文 .南京理工大學(xué)機(jī)械電子 工程專(zhuān)業(yè) .20xx 致謝 ___________________________________________________________________________________________ 共 30 頁(yè) 第 33 頁(yè) 致謝 本次設(shè)計(jì)的工作是在我 的老師 張阿寧 、曾澤倉(cāng)等 老師的悉心指導(dǎo)下完成的，老師 嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度和科學(xué)的工作方法 都 給了我極大的影響和幫助，他 們 博學(xué)多識(shí) ， 給予我 大量的指導(dǎo)，正是在老 師 們 的諄諄教導(dǎo)下，我不斷克服來(lái)自于方方面面的困難， 最終較為順利的完成了本次課題的設(shè)計(jì)工作 ，在此向我的指導(dǎo)老師致以深沉的敬意和誠(chéng)摯的謝意 ！ 在此 次也十分感謝杜慧敏老師 對(duì)我的幫助，在她的課堂上，我學(xué)習(xí)到的不僅僅是專(zhuān)業(yè)知識(shí)，更是深刻理解了集成電路設(shè)計(jì)的思想方法在設(shè)計(jì)中的重要性，她結(jié)合自己的科研經(jīng)歷真正使我感受到了理論與工程實(shí)踐的完美結(jié)合 。 給出 前期仿真、測(cè)試、綜合及資源分析報(bào)告。Two 40pin Expansion Headers with diode protection 頂層 設(shè)計(jì)描述 1. 頂層模塊圖 D D S _ T O PR E S E T _ NE NC L O C KC T R L _ D D S [ 3 : 0 ]F R E Q U E N S _D D SS K E W _ D D SP H A S E _ D D SA M P L I T U D E_ D D SD D S _ S i g n a l _ G e n e[ 8 : 0 ]D D S _ O U T 圖表 2： DDS頂層模塊圖 第三章 基于 FPGA 的 DDS的詳細(xì)設(shè) 計(jì) ___________________________________________________________________________________________ 共 30 頁(yè) 第 21 頁(yè) 2. 頂層模塊端口定義 表格 1：頂層模塊端口定義 引腳名稱(chēng) 類(lèi)型 編號(hào) 功能描述 CLOCK Input PIN_1 系統(tǒng)時(shí)鐘（ 50MHz） RESET_N Input PIN_2 全局復(fù)位 低電平復(fù)位 EN Input PIN_3 增量使能端 控制 信號(hào)參數(shù)的增減 FREQUENS_DDS Input PIN_4 頻率控制字 SKEW_DDS Input PIN_5 縱向偏移控制字 PHASE_DDS Input PIN_6 相位控制字 AMPLITUDE_DDS Input PIN_7 幅度控制字 DDS_OUT Output PIN_8 信號(hào)輸出端 3. 頂層模塊時(shí)序圖 圖表 3：頂層模塊時(shí)序圖 詳細(xì)設(shè)計(jì)描述 1. 時(shí)鐘控制模塊 C L K _ I NR E S E TE NC L K _ K E YC L K _ O U TC L K _ D I V 圖表 4：時(shí)鐘控制模塊 第三章 基于 FPGA 的 DDS的詳細(xì)設(shè) 計(jì) ___________________________________________________________________________________________ 共 30 頁(yè) 第 22 頁(yè) 表格 2：時(shí)鐘控制模塊端口定義 引腳名稱(chēng) 類(lèi)型 編號(hào) 功能描述 CLK_IN Input PIN_1 時(shí)鐘（ 50MHz） RESET Input PIN_2 復(fù)位 低電平復(fù)位 EN Input PIN_3 增量使能端 控制 參數(shù)的增減 CLK_KEY Input PIN_4 頻率控制字 CLK_OUT Output PIN_5 分頻后頻率輸出 2. 相位控制模塊 P h a s eR E S E TE NC L K _ K E YP H A S E _ I NP H A S E _ O U T[ 8 : 0 ][ 8 : 0 ] 圖表 5：相位控制模塊 表格 3：相位控制模塊端口定義 引腳名稱(chēng) 類(lèi)型 編號(hào) 功能描述 RESET Input PIN_1 復(fù)位 低電平復(fù)位 EN Input PIN_2 增量使能端 控制參數(shù)的增減 CLK_KEY Input PIN_3 相位控制字 PHASE_IN Input PIN_4 信號(hào)數(shù)據(jù)輸入端 PHASE Output PIN_5 移相后數(shù)據(jù)輸出 3. 偏移控制 第三章 基于 FPGA 的 DDS的詳細(xì)設(shè) 計(jì) ___________________________________________________________________________________________ 共 30 頁(yè) 第 23 頁(yè) S k e w _ YR E S E TE NC L K _ K E YI N _ AO U T[ 8 : 0 ][ 8 : 0 ] 圖表 6：偏移控制模塊 表格 4：偏移控制模塊 端口定義 引腳名稱(chēng) 類(lèi)型 編號(hào) 功能描述 RESET Input PIN_1 復(fù)位 低電平復(fù)位 EN Input PIN_2 增量使能端 控制參數(shù)的增減 CLK_KEY Input PIN_3 偏移控制字 IN_A Input PIN_4 信號(hào)數(shù)據(jù)輸入端 OUT Output PIN_5 偏移后數(shù)據(jù)輸出 4. 波幅控制 A m p l i t u d e[ 1 1 : 0 ][ 8 : 0 ]R E S E TE NC L K _ K E YI NO U T 圖表 7：波幅控制模塊 第三章 基于 FPGA 的 DDS的詳細(xì)設(shè) 計(jì) ___________________________________________________________________________________________ 共 30 頁(yè) 第 24 頁(yè) 表格 5：波幅控制模塊端口定義 引腳名稱(chēng) 類(lèi)型 編號(hào) 功能描述 RESET Input PIN_1 復(fù)位 低電平復(fù)位 EN Input PIN_2 增量使能端 控制參數(shù)的增減 CLK_KEY Input PIN_3 偏移控制字 IN_A Input PIN_4 信號(hào)數(shù)據(jù)輸入端 OUT Output PIN_5 波幅變化后數(shù)據(jù)輸出 5. 波形 ROM 定制 圖表 8：正弦波形 ROM 定制 6. 波形數(shù)據(jù)產(chǎn)生模塊 D D S _ D A T A[ 8 : 0 ][ 3 : 0 ]C L KR E S E TC T R L _ D D SD D S _ D A T A 圖表 9：波形數(shù)據(jù)產(chǎn)生模塊 表格 6：波形數(shù)據(jù)產(chǎn)生模塊端口定義 引腳名稱(chēng) 類(lèi)型 編號(hào) 功能描述 CLK Input PIN_1 波形產(chǎn)生時(shí)鐘控制輸入端 RESET Input PIN_2 復(fù)位 低電 平復(fù)位 CTRL_DDS Input PIN_3 波形輸出類(lèi)型控制端口 DDS_DATA Output PIN_4 波形數(shù)據(jù)輸出端口 第三章 基于 FPGA 的 DDS的詳細(xì)設(shè) 計(jì) ___________________________________________________________________________________________ 共 30 頁(yè) 第 25 頁(yè) 7. 詳細(xì)設(shè)計(jì)總體原理框圖 CTRLC T R L _ D D SR E S E TC L KC L K _ D I VD D S _D A T AE NF R E Q U E N S _D D SS K E W _D D SP H A S E _D D SA M P L I T UD E _ D D SMUXP h a s eS k e w _ YA m p l i t u d eDATAREGD / AD A T A _ O U T 圖表 10：詳細(xì)設(shè)計(jì)總體原理框圖 第四章 DDS設(shè)計(jì)的驗(yàn)證與實(shí)現(xiàn) ___________________________________________________________________________________________ 共 30 頁(yè) 第 26 頁(yè) 第四章 DDS 設(shè)計(jì)的驗(yàn)證與實(shí)現(xiàn) DDS 設(shè)計(jì)的仿真 圖表 11： DDS方波產(chǎn)生仿真波形 圖表 12： DDS正弦波產(chǎn)生仿真波形 第四章 DDS設(shè)計(jì)的驗(yàn)證與實(shí)現(xiàn) ___________________________________________________________________________________________ 共 30 頁(yè) 第 27 頁(yè) 圖表 13： DDS鋸齒波產(chǎn)生仿真波形 圖表 14： DDS三角波產(chǎn)生仿真波形 第四章 DDS設(shè)計(jì)的驗(yàn)證與實(shí)現(xiàn) ___________________________________________________________________________________________ 共 30 頁(yè) 第 28 頁(yè) DDS 設(shè)計(jì)的綜合 圖表 15： DDS系統(tǒng)綜合電路網(wǎng)表 DDS 設(shè)計(jì)結(jié)果分析報(bào)告 圖表 16： DDS綜合分析報(bào)告 DDS 邏輯分 析儀（ Signal Tap II）測(cè)試結(jié)果 圖表 17：三角波測(cè)試 第四章 DDS設(shè)計(jì)的驗(yàn)證與實(shí)現(xiàn) ___________________________________________________________________________________________ 共 30 頁(yè) 第 29 頁(yè) 圖表 18：方波測(cè)試 圖表 19：正弦波測(cè)試 圖表 20：鋸齒波第五章 總結(jié)與展望 ___________________________________________________________________________________________ 共 30 頁(yè) 第 30 頁(yè) 第五章 總結(jié)與展望 總結(jié) 頻率源是電子系統(tǒng)的核心，現(xiàn)代雷達(dá)系統(tǒng)、現(xiàn)代通信系統(tǒng)和電子對(duì)抗系統(tǒng)對(duì)頻率源提出越來(lái)越高的要求，因此世界各國(guó)都十分重視頻率合成技術(shù)的研究。VGA DAC (10bit highspeed triple DACs) with VGAout connector 8Mbyte Flash memory 5. 正弦波 ROM 模塊： 首先利用 MATLAB 生成一個(gè) *.MIF 文件， *.MIF 文件存儲(chǔ)的是一個(gè)深度為 256，寬度為 8 的正弦波形數(shù)字信號(hào) 。 主要用 于控制輸出信號(hào)的類(lèi)型、頻率、相位移、縱向偏移和波幅。它在相對(duì)帶寬、頻率轉(zhuǎn)換時(shí)間、相位連續(xù)性、高分辨率以及集成化等一系列性能指標(biāo)方面遠(yuǎn)遠(yuǎn)超過(guò)了傳統(tǒng)頻率合成技術(shù)。不經(jīng)歷適配階段，在設(shè)計(jì)項(xiàng)目編輯編譯 (或綜合 )后即可進(jìn)行入門(mén)級(jí)仿真器進(jìn)行模擬測(cè)試。仿真是在 EDA設(shè)計(jì)過(guò)程中的重要步驟。 （ 3）適配與仿真 第二章 DDS理論與實(shí)現(xiàn)工具 ___________________________________________________________________________________________ 共 30 頁(yè) 第 16 頁(yè) 適配器 (Fitter)也稱(chēng)結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件 配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如 JEDEC、 Jam格式的 文件。綜合就是將電路的高級(jí)語(yǔ)言 (如行為庫(kù)描述 )轉(zhuǎn)換成低級(jí)的 ,可與 FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件或程序