【正文】 tral characteristics of signals, such as the use of high frequency output of the mirror. Can be seen, based on the DDS waveform generator technology to achieve high stability, high accuracy, highresolution output of the waveform, with frequency switching speed, small size, the characteristics of prices is a very promising signal source. Therefore, the design of this program. In recent years, with programmable logic device (FPGA, CPLD, etc.) a wide range of applications, functions from strength to strength, as well as the continual emergence of fast algorithm, arbitrary waveform generator to the automatic, digital, highprecision of direction. DDS system, the use of early separation of overlapping digital devices, with an operating frequency of the entire circuit system improvement of the separation device used to build the DDS circuit has its own can not overe the shortings, mainly in the electromagic patibility and system frequency. Later, there dedicated DDS chip greatly promoted the development of DDS technology, but dedicated DDS chip is expensive, and can not achieve the arbitrary waveform output, and the CPLD and FPGA development for the realization of DDS technology to provide a better means. FPGA (Field Programmable Gate Array) is widely used as a programmable device, which not only makes the application of digital circuit design is very convenient, but also greatly shorten the system development cycle, reducing the size of the digital circuit system and varieties used in the chip, its clock frequency can reach several hundreds Hz, together with its flexibility and high reliability, very suitable for the realization of the digital waveform generator circuit part. 1 波形發(fā)生器的實(shí)現(xiàn)方式 波形發(fā)生器 在生產(chǎn)實(shí)踐和科技領(lǐng)域中有著廣泛的應(yīng)用。這種方式具有電路簡單、實(shí)現(xiàn)方便等特點(diǎn)。 直接數(shù)字頻率合成方式 DDS(direct digital synthesizer)是在一組存儲(chǔ)器單元中按照信號(hào)波形數(shù)據(jù)點(diǎn)的輸出次序存儲(chǔ)了將要輸出波形的數(shù)據(jù)，在控制電路的協(xié)調(diào)控制下，以一定的速率，周而復(fù)始地將波形數(shù)據(jù)依次發(fā) 送給 D／ A 轉(zhuǎn)換器轉(zhuǎn)換成相應(yīng)的模擬信號(hào)。從頻率合成所采用的技術(shù)來看 ,頻率合成的方法大致可分為直接合成和間接合成以及直接數(shù)字合成三種。數(shù)字式頻率合成器能提供長期頻率穩(wěn)定度與短期頻率穩(wěn)定度都比較高且雜波少的信號(hào)輸出，特點(diǎn)是波道數(shù)目多、體積小、易于數(shù)字化和集成化。它將先進(jìn)的數(shù)字處理理論與方法引入信號(hào)合成領(lǐng)域，標(biāo)志著第三代 頻率合成技術(shù)的出現(xiàn)。頻率合成器既要產(chǎn)生所 需要的頻率 ,又要獲得純凈的信號(hào)。 DDS 的設(shè)計(jì)思想完全是基于數(shù)值計(jì)算信號(hào)波形的抽樣值來實(shí)現(xiàn)頻率合成的。這樣，相位累加器在時(shí)鐘作用下，不斷對(duì)頻率控制字進(jìn)行線性相位累加。相位累加器輸出和 ROM 輸出可分別理解為理想正弦波相位信號(hào)和時(shí)域波形的時(shí)鐘抽樣?？梢?， DDS 的基于累加器相位控制方式給它帶來了微步進(jìn)的優(yōu)勢。已有研究在對(duì)DDS 輸出的頻譜做了大量的分析以后，總結(jié)出了誤差的頻域分布規(guī)律建立了誤差模型，在分析 DDS 頻譜特性的基礎(chǔ)上又提出了一些降低雜散功率的方法：可以通過采樣的方法降低帶內(nèi)誤差功率，可以用隨機(jī)抖動(dòng)法提高無雜散動(dòng)態(tài)范圍，在 D／ A 轉(zhuǎn)換器的低位上加擾打破 DDS 輸出的周期性，從而把周期性的雜散分量打散使之均勻化。同時(shí)都采用了一些優(yōu)化設(shè)計(jì)來提高性能。 32 位頻率控制字，在 125MHz時(shí)鐘下，輸出頻率分辨率達(dá) 。 (4） FPGA 是 ASIC電路中設(shè)計(jì)周期最短開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 ALTERA FLEX10K 系列 FPGA 主要由輸入輸出單元 IOE、掩埋數(shù)組 EAB、邏輯數(shù)組 LAB 及內(nèi)部聯(lián)機(jī)組成。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用?；?Flash 的 FPGA 是 FPGA 領(lǐng)域比較新的技術(shù)，也能提供可重編程功能。 這種方法看起來非常直觀 ,易于電路的調(diào)整及觀察。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。包集合存放各設(shè)計(jì)模塊能共享的數(shù)據(jù)類型、常數(shù)、子程序等。它可以代表整個(gè)電子系統(tǒng)、一塊電路板或一枚芯片，簡單的可以是一個(gè)與門電路 ,復(fù)雜的可以是一個(gè)微處理器或一個(gè)數(shù)字電子系統(tǒng)。 波形發(fā)生器的 FPGA 實(shí)現(xiàn) 早期的 DDS 系統(tǒng)使用分離的數(shù)字器件搭接 ,隨著整個(gè)電路系統(tǒng)運(yùn)行頻率的升 高 ,采用分離器件構(gòu)建的 DDS 電路有其自身無法克服的缺點(diǎn) ,主要表現(xiàn)在電磁兼容和系統(tǒng)工作頻率上。因此，采用 FPGA 來設(shè)計(jì) DDS 系統(tǒng)具有很高的性價(jià)比。 FLEX 10K 系列器件有以下特點(diǎn)： (1).系統(tǒng)集成性。時(shí)鐘鎖定和時(shí)鐘自舉選項(xiàng)分別用于減少時(shí)鐘延時(shí) /過沖和時(shí)鐘倍頻，器件內(nèi)具有建立數(shù)形分布的低失真時(shí)鐘和快速建立從時(shí)間、時(shí)鐘帶輸出延時(shí)的外部寄存器。同一封裝形式的 FLEX 10K 系列器件的引 腳相互兼容。而相位調(diào)制器是一個(gè)加法器，它將相位累加器輸出的值和相位字相加，得到 rom 的地址，而相位字是一個(gè) 8bit 的常數(shù)，那么要讓輸出的結(jié)果連續(xù)變化，就要求相位累加器的輸出的值從 0255 周期性地連續(xù)變化。 相位累加器由 32位的加法器與 32位的寄存器構(gòu)成。如果系統(tǒng)后面不加低通濾波器，則輸出最好的波形對(duì)對(duì)應(yīng)的頻率字 K=0X01000000= ，即每來一個(gè)時(shí)鐘脈沖，加到 rom 上的地址就能加一，這樣輸出一個(gè)的周期需要 個(gè)時(shí)鐘脈沖，這時(shí)輸出信號(hào)的頻率為fout=fclk247。 28 。寄存器將加法器在上一個(gè)時(shí)鐘作用后所產(chǎn)生的相位數(shù)據(jù)反饋加法器的輸入端，以使加 法器在下一個(gè)時(shí)鐘作用下繼續(xù)與頻率控制字進(jìn)行相加。到這里輸出波形的相位問題便解決了，系統(tǒng)開始工作后相位累加器輸出的值便從 0255 周期性的連續(xù)變化，這時(shí)如果相位字為 0，那么輸出波形的相位即從 0 開 始，如果相位字為一個(gè)不為 0 的常數(shù)（ 0 ），那么輸出波形的起始相位即為 。 特性 EPF 10K10 EPF 10K20 EPF 10K50 EPF 10K100 EPF 10K250 器件門數(shù) 31000 63000 116000 158000 310000 典型可用門 10000 20210 50000 100000 250000 邏輯單元數(shù) 576 1152 2880 4992 12160 邏輯陣列塊 72 144 360 624 1520 嵌入陣列塊 3 6 10 12 20 總 RAM 位數(shù) 6144 12288 20480 24576 40960 最多 I/O 腳 150 189 310 406 470 表 31 FLEX 10K 系列典型器件的性能對(duì)照表 FPGA 設(shè)計(jì)流程 圖 32 FPGA 的電路組成框圖 同步寄存器 32位加法器 寄存器 10位加法器 方波rom 正弦波 rom 鋸齒波 rom 三角波 rom 4選1譯碼器 數(shù)模轉(zhuǎn)換器 同步寄存器 Clk 系統(tǒng)時(shí) 鐘 相位字輸入 頻率字輸入 相位寄存器 手動(dòng)控制端 在圖中所示的工作框圖中，相位累加器是 DDS 的核心，由一個(gè) 32 位 法器和一個(gè)受時(shí)鐘控制的 32 位寄存器組成，作用是對(duì)頻率控制字進(jìn)行線性累加， 32 位寄存器中的值在時(shí)鐘的作用下一次累加一個(gè)頻率字。具有快速的、互連延 時(shí)可預(yù)測的快速通道連續(xù)分布線結(jié)構(gòu)，具有實(shí)現(xiàn)快速加法、計(jì)數(shù)、比較等邏輯功能的專用進(jìn)位鏈，具有實(shí)現(xiàn)高速、多輸入、邏輯功能的專用級(jí)聯(lián)鏈，可實(shí)現(xiàn)內(nèi)部三態(tài)總線的三態(tài)模擬，包括多達(dá)六個(gè)全局時(shí)鐘信號(hào)和四個(gè)全局清除信號(hào)。 (2).高密度。在 DDS 系統(tǒng)中， FPGA 的主要完成：（ 1）保存頻率字；（ 2）保存相位字；（ 3）構(gòu)成相位累加器，產(chǎn)生波形 RAM 的地址；（ 4）形成波形 RAM。 FPGA 的應(yīng)用不僅使得數(shù)字電路系統(tǒng)的設(shè)計(jì)非常方 便 ,并且還大大縮短了系統(tǒng)研制的周期 ,縮小了數(shù)字電路系統(tǒng)的體積和所用芯片的品種。 VHDL 程序由兩部分組成：第一部分為實(shí)體說明，第二部分為結(jié)構(gòu)體。庫有兩種，一種是用戶自行生成的 IP 庫，有些集成電路設(shè)計(jì)中心開發(fā)了大量的工程軟件，有不少好的設(shè)計(jì)范例，可以重復(fù)引用，所以用戶自行建庫的專業(yè) EDA 公司的重要任務(wù)之一。 以硬件描述語言表達(dá)設(shè)計(jì)意圖、 FPGA 作為硬件載體、計(jì)算機(jī)為設(shè)計(jì)開發(fā)工具、 EDA 軟件作為開發(fā)環(huán)境的現(xiàn)代電子設(shè)計(jì)方法日趨成熟。 (3)波形圖輸入：這是在 MAX+PlusⅡ開發(fā)軟件提供 的波形圖編輯器中進(jìn)行的，設(shè)計(jì)人員通過編輯輸入和輸出節(jié)點(diǎn)的波形來創(chuàng)建一個(gè)波形圖設(shè)計(jì)文件，用波形圖來描述所設(shè)計(jì)系統(tǒng)的邏輯功能?；?Flash 和反熔絲的 FPGA 沒有這些隱含成本，因此可保證較低的總系統(tǒng)成本 。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM即可。所以 ,EAB 不僅可以用于內(nèi)存 ,還可以事先寫入查表值來用它構(gòu)成如乘法器、糾錯(cuò)邏輯等電路。 因此， FPGA 芯片是