【正文】 232*224=fclk247。每來(lái)一個(gè)時(shí)鐘脈沖，加法器將頻率控制字與寄存器輸出的累加相位數(shù)據(jù)相加，再把相加后的結(jié)果送到寄存器的數(shù)據(jù)輸入端。相位字的作用就是要控制輸出波形的初始相位。 表 31列出了 FLEX 10K 系列典型器件的性能對(duì)照。 (5).靈活的互連方式。嵌入式可編程邏輯器件提供了集成系統(tǒng)于單個(gè)可編程邏輯器件中的性能。 用 FPGA可以非常方便的實(shí)現(xiàn) DDS 系統(tǒng)的數(shù)字電路環(huán)節(jié) ,且可現(xiàn)場(chǎng)編程進(jìn)行電路的修改。后來(lái)出現(xiàn)的專用 DDS芯片極大的推動(dòng)了 DDS技術(shù)的發(fā)展，但專用 DDS 芯片價(jià)格昂貴，且無(wú)法實(shí)現(xiàn)任意波形輸出，近來(lái) ,CPLD 及 FPGA 的發(fā)展為實(shí)現(xiàn) DDS 提供了更好的技術(shù)手段。一個(gè)實(shí)體由實(shí)體說(shuō)明和結(jié)構(gòu)體說(shuō)明兩部分組成。 庫(kù)用于存 放已編譯的實(shí)體、結(jié)構(gòu)體、包集合、配置。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本特點(diǎn)。 (2)硬件描述語(yǔ)言輸入：這是通過(guò) MAX+PlusⅡ開(kāi)發(fā)軟件中的文本編輯器進(jìn)行的，它支持 AHDL、 VHDL、和 Verilog HDL 等多種硬件描述語(yǔ)言?；?SRAM 的 FPGA 器件經(jīng)常帶來(lái)一些其它的成本，包括：?jiǎn)?dòng) PROMS支持安全和保密應(yīng)用的備用電池等等。 FPGA 的編程無(wú)須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。 EAB 是在輸入和輸出埠加有寄存器的 RAM 塊 ,其容量可靈活變化。 (5） FPGA 采用高速CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。先進(jìn)的 CMOS 工藝使 AD9850 不僅性能指標(biāo)一流，而且功耗少，在 ，功耗僅為 155ｍＷ。如這些芯片中大多采用了流水技術(shù)，通過(guò)流水技術(shù)的使用，提高了相位累加器的工作頻 率，從而使得 DDS 芯片的輸出頻率可以進(jìn)一步提高。 專用 DDS 芯片電路 DDS 專用芯片電路廣泛的應(yīng)用于各個(gè)領(lǐng) 域。 DDS 頻率合成器具有以下優(yōu)點(diǎn)： (1)頻率分辨率高，輸出頻點(diǎn)多，可達(dá) 2N個(gè)頻點(diǎn) (假設(shè) DDS 相位累加器的字長(zhǎng)是 N)； (2)頻率切換速度快，可達(dá) us 量級(jí)；(3)頻率切換時(shí)相位連續(xù)； (4)可以輸出寬帶正交信號(hào)； (5)輸出相位噪聲低，對(duì)參考 頻率源的相位噪聲有改善作用： (6)可以產(chǎn)生任意波形： (7)全數(shù)字化實(shí)現(xiàn)，便于集成，體積小，重量輕。 用相位累加器輸出的數(shù)據(jù)作為波形存儲(chǔ)器的相位取樣地址，這樣就可把存儲(chǔ) 在波形存儲(chǔ)器內(nèi)的波形抽樣值（二進(jìn)制編碼）經(jīng)查找表查出，完成相位到幅值轉(zhuǎn) 換。由此可以看出，相位累 加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合信號(hào)的相位，相位累加器的溢出頻率就是 DDS 輸出的信號(hào)頻率。 DDS 的工作原理是基于相位和幅度的對(duì)應(yīng)關(guān)系 ,通過(guò)改變頻率控制字來(lái)改變 相位累加器的累加速度 ,然后在固定時(shí)鐘的控制下取樣 ,取樣得到的相位值通過(guò)相位幅度轉(zhuǎn)換得到與相位值對(duì)應(yīng)的幅度序列 ,幅度序列通過(guò)數(shù)模轉(zhuǎn)換得到模擬形式量化的正弦波輸出。頻率合成器的主要指標(biāo)如下： ：指的是輸出的最小頻率和最大頻率之間的變化范圍。此方法是用隨機(jī)讀寫存儲(chǔ)器RAM 存儲(chǔ)一個(gè)波形周期的量化數(shù)據(jù)，按照不同頻率要求以頻率控制字為步進(jìn)對(duì)相位增量進(jìn)行累加，以累加相位值作為地址碼讀取存放在存儲(chǔ)器內(nèi)的波形數(shù)據(jù)，經(jīng) D/A 轉(zhuǎn)換和濾波可得所需波形輸出。但鎖相頻率合成器頻率轉(zhuǎn)換時(shí)間較長(zhǎng)，且合成的正弦波的參數(shù)，如幅度、頻率和相位較難控制。 直接合成（ DirectFrequencySynthesis，簡(jiǎn)稱 DS）是通過(guò)倍頻器、分頻器、混頻器對(duì)頻率進(jìn)行加、減、乘、 除運(yùn)算，得到各種所需頻率。由于用硬件電路取代了計(jì)算機(jī)的控制，信號(hào)輸出穩(wěn)定度高。但數(shù)據(jù)輸出定時(shí)不準(zhǔn)確，會(huì)影響信號(hào)的頻率和相位；波形數(shù)據(jù)輸出依靠指令的執(zhí)行來(lái)完成，當(dāng)需要同時(shí)輸出多個(gè)信號(hào)時(shí)，相鄰信號(hào)通道的輸出存在時(shí)間差；受計(jì)算機(jī)運(yùn)行速度的限制，輸出信號(hào)的頻率較低。各種波形曲線均可以用三角函數(shù)方程式來(lái)表示。 近年來(lái)，隨著可編程邏輯器件（ FPGA、 CPLD 等）的廣泛應(yīng)用，功能的不斷強(qiáng)大，以及快速算法的不斷出現(xiàn)，任意波形發(fā)生器也向自動(dòng)化、數(shù)字化、高精度化方向發(fā)展。通過(guò) DDS 可以比較容易的產(chǎn)生一些通信中常用的調(diào)制信號(hào)如：頻移鍵控 (FSK)、二進(jìn)制相移鍵控 (BPSK)和正交相移鍵控 (QPSK)等。一些高端的信號(hào)發(fā)生器甚至可以產(chǎn)生通訊信號(hào)。這些芯片集成度高，內(nèi)部都集成了 D/A 轉(zhuǎn)換器，精度最高可達(dá) 12bit。 運(yùn)用 DDS 技術(shù)是設(shè)計(jì)波形發(fā)生器的一種通用手段， DDS 不僅可以產(chǎn)生正弦波同時(shí)也可以產(chǎn)生任意波，這是其他頻率合成方式所不具有的特點(diǎn)，任意波在各個(gè)領(lǐng)域有著廣泛的應(yīng)用。隨著通信、 雷達(dá)的不斷發(fā)展，多信號(hào)源的 頻率穩(wěn)定度、頻譜純度、 頻率范圍和輸出頻率的個(gè)數(shù)以及信號(hào)波形的形狀提出越來(lái)越多的要求。其系統(tǒng)時(shí)鐘頻率從 30MHz 到 300MHz 不等，其中的 AD9858 系統(tǒng)時(shí)鐘更是達(dá)到了 lGHz。 運(yùn)用 DDS 技術(shù)生產(chǎn)的 DDS 任意波型信號(hào)發(fā)生器是較新的一類信號(hào)源，并且已經(jīng)廣泛投入使用。同時(shí)還具有 AM、 FM、 PM、 SSB、 BPSK、 FSK、猝發(fā)、 DTMFGeneration 和DTMFDetection 的功能。如當(dāng)輸出信號(hào)是高頻窄帶信號(hào)的時(shí)候可以用混頻濾波的方法擴(kuò)展 DDS的輸出，也可以利用 DDS 的頻譜特性來(lái)產(chǎn)生高頻信號(hào)，如利用較高的鏡像頻率輸出。s from all countries in the development of DDS products, and are widely used in various fields. AD in which the pany39。 波形發(fā)生器的實(shí)現(xiàn)方案主要有程序控制輸出、可變時(shí)鐘計(jì)數(shù)尋址和直接數(shù)字頻率合成等多種方式。 可見(jiàn)傳統(tǒng)的任意波形發(fā)生器采用可變時(shí)鐘和計(jì)數(shù)器尋址波形存儲(chǔ)器表 ,此方 法的優(yōu)點(diǎn)是產(chǎn)生的地址連續(xù)，輸出波形質(zhì)量高。利用頻率合成技術(shù)制成的信號(hào)發(fā)生器，通常被稱為頻率合成器。鎖相頻率合成器能提供長(zhǎng)期頻率穩(wěn)定度與短期頻率穩(wěn)定度都比較高且雜波少的信號(hào)輸出。同樣，此方法不能產(chǎn)生任意波形。一般傳統(tǒng)的信 號(hào)發(fā)生器采用諧振法，即用具有頻率選擇性的正反饋回路來(lái)產(chǎn)生正弦振蕩，獲得 所需頻率信號(hào)，但難以產(chǎn)生大量的具有同一穩(wěn)定度和準(zhǔn)確度的不同頻率。 ：指的是頻率合成器是否具有調(diào)幅 (AM)、調(diào)頻 (FM)、調(diào)相 (PM) 等功能。每來(lái)一個(gè)時(shí)鐘脈沖 fc，加法器將頻率控制字 K 與累加寄存器輸出的 累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。再由 D/A 完成數(shù)字抽樣信號(hào)到連續(xù)時(shí)域信號(hào)的轉(zhuǎn)換， D/A 輸出的臺(tái)階信號(hào)再經(jīng)低通濾波器平滑以得到精確的連續(xù)正弦信號(hào)波形。因 DDS 輸出信號(hào)是對(duì)正弦波的抽樣合成，所以應(yīng)滿足 Niqust 定理的要求，即 fDDS ≤ fc/2，也就是要求 K≤ 2N1，根據(jù)頻譜性能的要求，一般取 fDDS ≤ 。 在比較新的 DDS 芯片中普遍都采用了 12bit 的 D／ A 轉(zhuǎn)換器。如 AD7008 可以產(chǎn)生正交調(diào)制信號(hào)，而 AD9852 也可以產(chǎn)生 FSK、 PSK、線性調(diào)頻以及幅度調(diào)制的信號(hào)。此正弦波可直接用作頻率信號(hào)源或轉(zhuǎn)換成方波用作時(shí)鐘輸出。 (2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。單片機(jī)可選用常用的如 MCS51 系列、MCS9 系列、 AVR 系列等均可。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。目前有三種基本的 FPGA 編程技術(shù)： SRAM、反熔絲、Flash。設(shè)計(jì)人員可以采用原理圖、硬件描述語(yǔ)言和波形圖等文件，來(lái)描述用戶的設(shè)計(jì)意圖，實(shí)現(xiàn)電子系統(tǒng)的設(shè)計(jì)。 VHDL 主要用于 描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。實(shí)體說(shuō)明用于描述設(shè)計(jì)系統(tǒng)的外部接口信號(hào)，結(jié)構(gòu)體用于描述系統(tǒng)的行為、系統(tǒng)數(shù)據(jù)的流程或者系統(tǒng)組織結(jié)構(gòu)形式。 圖 31 VHDL 程序設(shè)計(jì)構(gòu)成 VHDL 程序設(shè)計(jì)構(gòu)成如圖 31 所示。系統(tǒng)設(shè)計(jì)中的實(shí)體提供該設(shè)計(jì)系統(tǒng)的公共信息，結(jié)構(gòu)體定 義各個(gè)模塊內(nèi) 實(shí)體說(shuō)明描述 功 能 定 義 行 為 描 述 數(shù) 據(jù) 流 程 系 統(tǒng) 結(jié) 構(gòu) 設(shè) 計(jì) 實(shí) 體 結(jié)構(gòu)體 1 結(jié)構(gòu)體 2 設(shè) 計(jì) 實(shí) 體 結(jié)構(gòu)體描述 的操作特性。相比之下， FPGA 的功能完全取決于設(shè)計(jì)需求，可以復(fù)雜也可以簡(jiǎn)單，而且 FPGA芯片還支持在系統(tǒng)現(xiàn)場(chǎng)升級(jí)，雖然在精度和速度上略有不足，但也能基本滿足絕大多數(shù)系統(tǒng)的使用要求。 FLEX 10K 系列器件的容量可達(dá) 25 萬(wàn)門，能夠高密度、高速度、高性能地將整個(gè)數(shù)字系統(tǒng)集成于單個(gè)器件中。工作電壓為, 或 。 (8).多種封裝形式。到這里我們的波形是有了，現(xiàn)在我們還不更主要的問(wèn)題沒(méi)有解決，那就是輸出波形的頻率 是不是可調(diào)的，輸出波形的相位如何變化。要知道個(gè)時(shí)間 T 是如何變化的，我們就要好好地看一個(gè)相位累加器是如何工作的。 如果頻率字為 0X00000001,則相位累加器一次加一，完成一次循環(huán)需時(shí)鐘周期，則輸出信號(hào)的頻率為 ,如果頻率字為 K，則相位累加器一次加K，變化速度為頻率字為 0X0000001 時(shí)的 K 倍，則輸出信號(hào)的頻率也相應(yīng)地變?cè)瓉?lái)的 K 倍，即 。 FPGA 模塊設(shè)計(jì)流程如圖 33 所示 圖 33 FPGA 模塊設(shè)計(jì)流程 單片機(jī)將頻率和相位控制字以 8bit 的寬度并行送進(jìn) FPGA，在選擇信號(hào) 的作用下分別形成 32bit 的頻率控制字和 10bit 的相位控制字，分別經(jīng)過(guò)相位累 加器和8 位的信號(hào)數(shù)字 1010 1011 1100 1101 1110 1111 頻率控制字 相位控制字 32 位累加器 32 位寄存器 10 位加法器 10 位寄存器 正弦波 rom 07 位 815 位 1623 位 2432 位 低 8 位 字節(jié) 高 8 位字節(jié) 三角波 rom 鋸齒波 rom 方波 rom 相位加法器后控制 波形存儲(chǔ)器數(shù)據(jù)點(diǎn)的提取步長(zhǎng)和起點(diǎn)，即可改變輸出波形的頻率和相位，系統(tǒng)可默認(rèn)輸出正弦波、三角波、方波和鋸齒波 。當(dāng)相位累加器加滿量時(shí)就會(huì)產(chǎn)生一次溢出，完成一個(gè)周期的動(dòng)作。 我們知道相位累加器輸出的值一定是要從 0255 連續(xù)的周期性變化的，我們還知道后面的電路的輸出值的變化是跟著相位累加器的輸出個(gè)的變化的，最多會(huì)有幾個(gè) ns 的延時(shí)，那么要想改變輸出信號(hào)的周期，那么我們只能相位累加器輸出值的變化頻率。 在正弦 rom 查找表中，存放了一個(gè)周期的正弦波，波形的相位從 02 ，將 02 離散化，等間隔取 256 個(gè)點(diǎn)，從 0 開(kāi)始步進(jìn)為 ， rom 中的數(shù)據(jù)的計(jì)算公式為 , i 的取值從 0 到 255，這樣相位的步進(jìn)即為 ，而公式 中的 i 也即 rom 的地址，這樣我們就把 rom的地址信號(hào)和所存波形的相位建立了對(duì)應(yīng)關(guān)系，如果地地址值為 i，那么輸出值為相位 對(duì)就的函數(shù)值，如果 rom的地址變化一個(gè)周期，則輸出的幅度值也變化一個(gè)周期，即輸出一個(gè)周期的正弦波，如果地址連續(xù)地變化，則輸出的波形也為連續(xù)的正弦波。 (7).強(qiáng)大的引腳功能。 (3).低功耗。 FLEX 10K 系列器件是一種嵌入式的 PLD 產(chǎn)品。 用 FPGA 設(shè)計(jì) DDS 電路比采用專用 DDS 芯片更為靈活。設(shè)計(jì)實(shí)體由關(guān)鍵字 Entity