【正文】 232*224=fclk247。每來一個時鐘脈沖，加法器將頻率控制字與寄存器輸出的累加相位數(shù)據(jù)相加，再把相加后的結果送到寄存器的數(shù)據(jù)輸入端。相位字的作用就是要控制輸出波形的初始相位。 表 31列出了 FLEX 10K 系列典型器件的性能對照。 (5).靈活的互連方式。嵌入式可編程邏輯器件提供了集成系統(tǒng)于單個可編程邏輯器件中的性能。 用 FPGA可以非常方便的實現(xiàn) DDS 系統(tǒng)的數(shù)字電路環(huán)節(jié) ,且可現(xiàn)場編程進行電路的修改。后來出現(xiàn)的專用 DDS芯片極大的推動了 DDS技術的發(fā)展，但專用 DDS 芯片價格昂貴，且無法實現(xiàn)任意波形輸出，近來 ,CPLD 及 FPGA 的發(fā)展為實現(xiàn) DDS 提供了更好的技術手段。一個實體由實體說明和結構體說明兩部分組成。 庫用于存 放已編譯的實體、結構體、包集合、配置。這種將設計實體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設計的基本特點。 (2)硬件描述語言輸入：這是通過 MAX+PlusⅡ開發(fā)軟件中的文本編輯器進行的，它支持 AHDL、 VHDL、和 Verilog HDL 等多種硬件描述語言。基于 SRAM 的 FPGA 器件經(jīng)常帶來一些其它的成本，包括：啟動 PROMS支持安全和保密應用的備用電池等等。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。 EAB 是在輸入和輸出埠加有寄存器的 RAM 塊 ,其容量可靈活變化。 (5） FPGA 采用高速CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。先進的 CMOS 工藝使 AD9850 不僅性能指標一流，而且功耗少，在 ，功耗僅為 155ｍＷ。如這些芯片中大多采用了流水技術，通過流水技術的使用，提高了相位累加器的工作頻 率，從而使得 DDS 芯片的輸出頻率可以進一步提高。 專用 DDS 芯片電路 DDS 專用芯片電路廣泛的應用于各個領 域。 DDS 頻率合成器具有以下優(yōu)點： (1)頻率分辨率高，輸出頻點多，可達 2N個頻點 (假設 DDS 相位累加器的字長是 N)； (2)頻率切換速度快，可達 us 量級；(3)頻率切換時相位連續(xù)； (4)可以輸出寬帶正交信號； (5)輸出相位噪聲低，對參考 頻率源的相位噪聲有改善作用： (6)可以產(chǎn)生任意波形： (7)全數(shù)字化實現(xiàn)，便于集成，體積小，重量輕。 用相位累加器輸出的數(shù)據(jù)作為波形存儲器的相位取樣地址，這樣就可把存儲 在波形存儲器內(nèi)的波形抽樣值（二進制編碼）經(jīng)查找表查出，完成相位到幅值轉 換。由此可以看出，相位累 加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合信號的相位，相位累加器的溢出頻率就是 DDS 輸出的信號頻率。 DDS 的工作原理是基于相位和幅度的對應關系 ,通過改變頻率控制字來改變 相位累加器的累加速度 ,然后在固定時鐘的控制下取樣 ,取樣得到的相位值通過相位幅度轉換得到與相位值對應的幅度序列 ,幅度序列通過數(shù)模轉換得到模擬形式量化的正弦波輸出。頻率合成器的主要指標如下： ：指的是輸出的最小頻率和最大頻率之間的變化范圍。此方法是用隨機讀寫存儲器RAM 存儲一個波形周期的量化數(shù)據(jù)，按照不同頻率要求以頻率控制字為步進對相位增量進行累加，以累加相位值作為地址碼讀取存放在存儲器內(nèi)的波形數(shù)據(jù)，經(jīng) D/A 轉換和濾波可得所需波形輸出。但鎖相頻率合成器頻率轉換時間較長，且合成的正弦波的參數(shù)，如幅度、頻率和相位較難控制。 直接合成（ DirectFrequencySynthesis，簡稱 DS）是通過倍頻器、分頻器、混頻器對頻率進行加、減、乘、 除運算，得到各種所需頻率。由于用硬件電路取代了計算機的控制，信號輸出穩(wěn)定度高。但數(shù)據(jù)輸出定時不準確，會影響信號的頻率和相位；波形數(shù)據(jù)輸出依靠指令的執(zhí)行來完成，當需要同時輸出多個信號時，相鄰信號通道的輸出存在時間差；受計算機運行速度的限制，輸出信號的頻率較低。各種波形曲線均可以用三角函數(shù)方程式來表示。 近年來，隨著可編程邏輯器件（ FPGA、 CPLD 等）的廣泛應用，功能的不斷強大，以及快速算法的不斷出現(xiàn)，任意波形發(fā)生器也向自動化、數(shù)字化、高精度化方向發(fā)展。通過 DDS 可以比較容易的產(chǎn)生一些通信中常用的調(diào)制信號如：頻移鍵控 (FSK)、二進制相移鍵控 (BPSK)和正交相移鍵控 (QPSK)等。一些高端的信號發(fā)生器甚至可以產(chǎn)生通訊信號。這些芯片集成度高，內(nèi)部都集成了 D/A 轉換器，精度最高可達 12bit。 運用 DDS 技術是設計波形發(fā)生器的一種通用手段， DDS 不僅可以產(chǎn)生正弦波同時也可以產(chǎn)生任意波，這是其他頻率合成方式所不具有的特點，任意波在各個領域有著廣泛的應用。隨著通信、 雷達的不斷發(fā)展，多信號源的 頻率穩(wěn)定度、頻譜純度、 頻率范圍和輸出頻率的個數(shù)以及信號波形的形狀提出越來越多的要求。其系統(tǒng)時鐘頻率從 30MHz 到 300MHz 不等，其中的 AD9858 系統(tǒng)時鐘更是達到了 lGHz。 運用 DDS 技術生產(chǎn)的 DDS 任意波型信號發(fā)生器是較新的一類信號源，并且已經(jīng)廣泛投入使用。同時還具有 AM、 FM、 PM、 SSB、 BPSK、 FSK、猝發(fā)、 DTMFGeneration 和DTMFDetection 的功能。如當輸出信號是高頻窄帶信號的時候可以用混頻濾波的方法擴展 DDS的輸出，也可以利用 DDS 的頻譜特性來產(chǎn)生高頻信號，如利用較高的鏡像頻率輸出。s from all countries in the development of DDS products, and are widely used in various fields. AD in which the pany39。 波形發(fā)生器的實現(xiàn)方案主要有程序控制輸出、可變時鐘計數(shù)尋址和直接數(shù)字頻率合成等多種方式。 可見傳統(tǒng)的任意波形發(fā)生器采用可變時鐘和計數(shù)器尋址波形存儲器表 ,此方 法的優(yōu)點是產(chǎn)生的地址連續(xù)，輸出波形質(zhì)量高。利用頻率合成技術制成的信號發(fā)生器，通常被稱為頻率合成器。鎖相頻率合成器能提供長期頻率穩(wěn)定度與短期頻率穩(wěn)定度都比較高且雜波少的信號輸出。同樣，此方法不能產(chǎn)生任意波形。一般傳統(tǒng)的信 號發(fā)生器采用諧振法，即用具有頻率選擇性的正反饋回路來產(chǎn)生正弦振蕩，獲得 所需頻率信號，但難以產(chǎn)生大量的具有同一穩(wěn)定度和準確度的不同頻率。 ：指的是頻率合成器是否具有調(diào)幅 (AM)、調(diào)頻 (FM)、調(diào)相 (PM) 等功能。每來一個時鐘脈沖 fc，加法器將頻率控制字 K 與累加寄存器輸出的 累加相位數(shù)據(jù)相加，把相加后的結果送至累加寄存器的數(shù)據(jù)輸入端。再由 D/A 完成數(shù)字抽樣信號到連續(xù)時域信號的轉換， D/A 輸出的臺階信號再經(jīng)低通濾波器平滑以得到精確的連續(xù)正弦信號波形。因 DDS 輸出信號是對正弦波的抽樣合成，所以應滿足 Niqust 定理的要求，即 fDDS ≤ fc/2，也就是要求 K≤ 2N1，根據(jù)頻譜性能的要求，一般取 fDDS ≤ 。 在比較新的 DDS 芯片中普遍都采用了 12bit 的 D／ A 轉換器。如 AD7008 可以產(chǎn)生正交調(diào)制信號，而 AD9852 也可以產(chǎn)生 FSK、 PSK、線性調(diào)頻以及幅度調(diào)制的信號。此正弦波可直接用作頻率信號源或轉換成方波用作時鐘輸出。 (2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。單片機可選用常用的如 MCS51 系列、MCS9 系列、 AVR 系列等均可。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。目前有三種基本的 FPGA 編程技術： SRAM、反熔絲、Flash。設計人員可以采用原理圖、硬件描述語言和波形圖等文件，來描述用戶的設計意圖，實現(xiàn)電子系統(tǒng)的設計。 VHDL 主要用于 描述數(shù)字系統(tǒng)的結構、行為、功能和接口。實體說明用于描述設計系統(tǒng)的外部接口信號，結構體用于描述系統(tǒng)的行為、系統(tǒng)數(shù)據(jù)的流程或者系統(tǒng)組織結構形式。 圖 31 VHDL 程序設計構成 VHDL 程序設計構成如圖 31 所示。系統(tǒng)設計中的實體提供該設計系統(tǒng)的公共信息，結構體定 義各個模塊內(nèi) 實體說明描述 功 能 定 義 行 為 描 述 數(shù) 據(jù) 流 程 系 統(tǒng) 結 構 設 計 實 體 結構體 1 結構體 2 設 計 實 體 結構體描述 的操作特性。相比之下， FPGA 的功能完全取決于設計需求，可以復雜也可以簡單，而且 FPGA芯片還支持在系統(tǒng)現(xiàn)場升級，雖然在精度和速度上略有不足，但也能基本滿足絕大多數(shù)系統(tǒng)的使用要求。 FLEX 10K 系列器件的容量可達 25 萬門，能夠高密度、高速度、高性能地將整個數(shù)字系統(tǒng)集成于單個器件中。工作電壓為, 或 。 (8).多種封裝形式。到這里我們的波形是有了，現(xiàn)在我們還不更主要的問題沒有解決，那就是輸出波形的頻率 是不是可調(diào)的，輸出波形的相位如何變化。要知道個時間 T 是如何變化的，我們就要好好地看一個相位累加器是如何工作的。 如果頻率字為 0X00000001,則相位累加器一次加一，完成一次循環(huán)需時鐘周期，則輸出信號的頻率為 ,如果頻率字為 K，則相位累加器一次加K，變化速度為頻率字為 0X0000001 時的 K 倍，則輸出信號的頻率也相應地變原來的 K 倍，即 。 FPGA 模塊設計流程如圖 33 所示 圖 33 FPGA 模塊設計流程 單片機將頻率和相位控制字以 8bit 的寬度并行送進 FPGA，在選擇信號 的作用下分別形成 32bit 的頻率控制字和 10bit 的相位控制字，分別經(jīng)過相位累 加器和8 位的信號數(shù)字 1010 1011 1100 1101 1110 1111 頻率控制字 相位控制字 32 位累加器 32 位寄存器 10 位加法器 10 位寄存器 正弦波 rom 07 位 815 位 1623 位 2432 位 低 8 位 字節(jié) 高 8 位字節(jié) 三角波 rom 鋸齒波 rom 方波 rom 相位加法器后控制 波形存儲器數(shù)據(jù)點的提取步長和起點，即可改變輸出波形的頻率和相位，系統(tǒng)可默認輸出正弦波、三角波、方波和鋸齒波 。當相位累加器加滿量時就會產(chǎn)生一次溢出，完成一個周期的動作。 我們知道相位累加器輸出的值一定是要從 0255 連續(xù)的周期性變化的，我們還知道后面的電路的輸出值的變化是跟著相位累加器的輸出個的變化的，最多會有幾個 ns 的延時，那么要想改變輸出信號的周期，那么我們只能相位累加器輸出值的變化頻率。 在正弦 rom 查找表中，存放了一個周期的正弦波，波形的相位從 02 ，將 02 離散化，等間隔取 256 個點，從 0 開始步進為 ， rom 中的數(shù)據(jù)的計算公式為 , i 的取值從 0 到 255，這樣相位的步進即為 ，而公式 中的 i 也即 rom 的地址，這樣我們就把 rom的地址信號和所存波形的相位建立了對應關系，如果地地址值為 i，那么輸出值為相位 對就的函數(shù)值，如果 rom的地址變化一個周期，則輸出的幅度值也變化一個周期，即輸出一個周期的正弦波，如果地址連續(xù)地變化，則輸出的波形也為連續(xù)的正弦波。 (7).強大的引腳功能。 (3).低功耗。 FLEX 10K 系列器件是一種嵌入式的 PLD 產(chǎn)品。 用 FPGA 設計 DDS 電路比采用專用 DDS 芯片更為靈活。設計實體由關鍵字 Entity