【正文】 相位累加器的累加速度 ,然后在固定時鐘的控制下取樣 ,取樣得到的相位值通過相位幅度轉換得到與相位值對應的幅度序列 ,幅度序列通過數模轉換得到模擬形式量化的正弦波輸出。 圖 21 DDS 的結構原理 N 位加法器 N 位寄存器 波形存儲器 D/A轉換器 低通濾波器 相位累加器 參考時鐘源 fc fdds 頻率控制字K 其中相位累加器字長為 N， DDS 控制時鐘頻率為 fc，頻率控制字為 K。相位累加器由加法器與累加寄存器級聯構成。累加寄存器將加法器在上一個時鐘脈沖作用后所產生的新相位數據反饋到加法器的輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。由此可以看出，相位累 加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數據就是合信號的相位，相位累加器的溢出頻率就是 DDS 輸出的信號頻率。加法運算的步進越大，相應合成的相位值變化越快，輸出信號的頻率也就越高。 ROM 表完成將累加器相位信息轉換為幅值信息的功 能。 相位累加器利用 Nbit 二進制加法器的模溢出特性來模擬理想正弦波的 2π相位周期。 用相位累加器輸出的數據作為波形存儲器的相位取樣地址，這樣就可把存儲 在波形存儲器內的波形抽樣值（二進制編碼）經查找表查出，完成相位到幅值轉 換。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號。系統工作時，累加器的單個時鐘周期的增量值為 Δψ=K*2π /2N ，相應角頻率為ω =Δψ/Δt=Δψ/Tc =2π *K *fc/2N，所以 DDS 的輸出頻率為 fDDS =ω/2π = K *fc/2N， DDS 輸出的頻率步進間隔 ΔfDDS= fc/2N。 當 DDS 相位累加器采用 32 位字長，時鐘頻率為 30MHz 時，它的輸出頻率間隔可達到 ΔfDDS =fc/2N =50*106≈ =10mHz。 DDS 頻率合成器具有以下優(yōu)點： (1)頻率分辨率高，輸出頻點多，可達 2N個頻點 (假設 DDS 相位累加器的字長是 N)； (2)頻率切換速度快，可達 us 量級；(3)頻率切換時相位連續(xù)； (4)可以輸出寬帶正交信號； (5)輸出相位噪聲低，對參考 頻率源的相位噪聲有改善作用： (6)可以產生任意波形： (7)全數字化實現，便于集成，體積小，重量輕。 DDS 輸出雜散比較大這是由于信號合成過程中的相位截斷誤差、 D／ A 轉換器的截斷誤差和 D／ A 轉換器的非線性造成的。如通過增長波形 ROM 的長度以減小相位截斷誤差；通過增加波形 ROM 的字長和 D／ A 轉換器的精度以減小 D／ A 量化誤差等。當然一味靠增加波形ROM 的深度和字長的方法來減小雜散對性能的提高總是有限的。 專用 DDS 芯片電路 DDS 專用芯片電路廣泛的應用于各個領 域。如 AD700 AD9850、 AD985l、 AD985 AD9858 等。這些芯片還具有調制功能。這些芯片集成度高，內部都集成了 D／ A 轉換器，精度最高可達 12bit。如這些芯片中大多采用了流水技術，通過流水技術的使用，提高了相位累加器的工作頻 率，從而使得 DDS 芯片的輸出頻率可以進一步提高。由于DDS 的周期性，輸出雜散頻譜往往表現為離散譜線，而這些芯片大多采用了隨機抖動技術使離散譜線均勻化，從而提高輸出頻譜的無雜散動態(tài)范圍。接上精密時鐘源， AD9850 可產生一個頻譜純凈、頻率和相位都可編程控制的模擬正弦波輸出。 AD9850 接口控制簡單，可以用 8 位并行口或串行口直接輸入頻率、相位等控制數據。先進的 CMOS 工藝使 AD9850 不僅性能指標一流，而且功耗少，在 ，功耗僅為 155ｍＷ。它是作為專用集成電路（ ASIC）領域中的一種半定制電路而出現的，既解決了定制電路的不足又克服了原有可編程器件門電路數有限的缺點。 FPGA 的基本特點主要有： (1）采用 FPGA 設計 ASIC 電路，用戶不需要投片生產，就能得到合用的芯片。 (3） FPGA 內部有豐富的觸發(fā)器和 I／ O 引腳。 (5） FPGA 采用高速CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 FPGA 具有靜態(tài)可重復編程和動態(tài)在系統重構的特性，使得硬件的功能可以像軟件一樣通過編程來修改。用單片機配置FPGA 器件時，關鍵在于產生合適的時序。 ALTERA FLEX10K 系列 FPGA,規(guī)模從一萬門到十萬門 ,可提供 720～ 5392 個觸發(fā)器及 6144～ 24576 位 RAM,提供 30ns、 40ns 及 50ns 等幾個速率等級 ,可適應18～ 105MHz 的信號處理速率。 EAB 是在輸入和輸出埠加有寄存器的 RAM 塊 ,其容量可靈活變化。當用于 RAM時 ,EAB 可配制成多種形式的字寬和容量。 FPGA 是由存放在片內 RAM 中的程序來設置其工作狀態(tài)的，因此，工作時需要對片內的 RAM 進行編程。加電時， FPGA 芯片將 EPROM 中數據讀入片內編程 RAM 中，配置完成后， FPGA 進入工作狀態(tài)。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。這樣，同一片 FPGA，不同的編程數據，可以產生不同的電路功能。 FPGA 的編程技術。其中， SRAM 是迄今為止應用范圍最廣的架構，主要因為它速度快 且具有可重編程能力，而反熔絲 FPGA 只具有一次可編程（ One Time Programmable，OTP）能力。基于 SRAM 的 FPGA 器件經常帶來一些其它的成本，包括：啟動 PROMS支持安全和保密應用的備用電池等等。 MAX+PlusⅡ開發(fā)軟件和 VHDL 硬件描述 語言 MAX+PlusⅡ開發(fā)軟件簡介 MAX+PlusⅡ開發(fā)軟件是 美國 Altera 公司自行設計的第三代可編程邏輯器件的 EDA 開發(fā)工具，它是一種與器件結構無關的集成設計環(huán)境，提供了靈活和高效的界面，允許設計人員選擇各種設計輸入方法和工具，能夠支持 Altera公司的 MAX、 Classic、 FLEX 及 ACEX 系列的 PLD 器件。 MAX+PlusⅡ開發(fā)軟件支持多種設計文件的輸入，所能接受的設計文件包括原理圖設計文件，硬件描述語言設計文件，波形 圖設計文件，以及第三方 EDA工具提供的 EDIF 文件等。以下介紹三種輸入方法： (1)原理圖輸入 : 這是一種最直觀的輸入方法 ，是通過繪制原理圖來描述用戶所設計的系統。 (2)硬件描述語言輸入：這是通過 MAX+PlusⅡ開發(fā)軟件中的文本編輯器進行的，它支持 AHDL、 VHDL、和 Verilog HDL 等多種硬件描述語言。 VHDL 硬件 描述 語言 VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language,誕生于 1982 年。是電子系統硬件行為描述、結構描述、數據流描述的語言，目前利用硬件描述語言可以進行數字電子系統的設計。 VHDL 的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統）分成外部（或稱可是部分 ,及端口 )和內部（或稱不可視部分），既涉及實體的內部功能和算法完成部分。這種將設計實體分成內外部分的概念是 VHDL 系統設計的基本特點。 VHDL 語言的程序結構。 其實實體是一個 VHDL 程序的基本單元，由實體說明和結構體兩部分組成。配置用于從庫中選取所需單元來組成系統設計的不同規(guī)格的不同版本，使被設計系統的功能發(fā)生變化。 庫用于存 放已編譯的實體、結構體、包集合、配置。另一類是 PLD， ASIC 芯片制造商提供的庫。用戶可以直接引用，而不必從頭編寫。 設計實體是 VHDL 程序的基本單元，是最重要的電子系統抽象。一個實體由實體說明和結構體說明兩部分組成。 VHDL 程序結構更抽象、更基本、更簡練的表示。一個電路系統的程序設計只有一個實體，可以有多個 結構體。一個設計實體至少包含一個結構體或多個結構體，構成一個電子系 統的設計模型。后來出現的專用 DDS芯片極大的推動了 DDS技術的發(fā)展，但專用 DDS 芯片價格昂貴，且無法實現任意波形輸出，近來 ,CPLD 及 FPGA 的發(fā)展為實現 DDS 提供了更好的技術手段。而且它的時鐘頻率已可達到幾百兆赫茲 ,加上它的靈活性和高可靠性 ,非常適合用于實現波形發(fā)生器的數字電路部分。因為，只要改變FPGA 中的 ROM 數據， DDS 就可以產生任意波形，因而具有相當大的靈活性。另外，將 DDS 設計 嵌入到 FPGA 芯片所構成的系統中，其系統成本并不會增加多少，而購買專用芯片的價格則是前者的很多倍。 用 FPGA可以非常方便的實現 DDS 系統的數字電路環(huán)節(jié) ,且可現場編程進行電路的修改。 芯片的選擇 本設計 選擇的 FPGA 芯片是 EPF10K10LC844。 FLEX（可更改邏輯單元陣列）采用可重構的 CMOS SRAM 單元，其結構集成了實現通用多功能門陣列所需要的全部特性。 FLEX 10K 的內部結構包括嵌入式陣列塊（ EAB， Embedded Array Block）、邏輯陣列塊（ LAB， Logic Array Block）、快速通道（ FT,Fast Track）和輸入 /輸出單元（ IOE,I/O Element）四個部分。嵌入式可編程邏輯器件提供了集成系統于單個可編程邏輯器件中的性能。提供 1萬道 25 萬個可用門以及具有 6144— 40960 位的內部 rom。多種器件在靜態(tài)模式下的電流小于 。 (4).高速度。 (5).靈活的互連方式。 (6).支持多電壓 I/O接口。 每個引腳都有一個獨立的三態(tài)輸出使能控制、漏極開路配置選項和可編程輸出壓擺率控制。引腳范圍為 84— 600 個，封裝形式有 TQFP、 PQFP、BGA 和 PLC 等。 表 31列出了 FLEX 10K 系列典型器件的性能對照。然后將寄存器中的高 8 位到相位調制器與相位字相加后，得到相位值。當然這里說到的只是離散的數字值， rom表輸出的表示信號幅度的值還必須加到后面的 D/A 后才能變?yōu)槟M信號，這里的波形才是真正的周期性的正弦波。 從前面我們知道，要輸出周期性的波形，加到 rom上的地址值必須是從 0255周期性連續(xù)變化的。相位字的作用就是要控制輸出波形的初始相位。接下來我們來解決頻率的問題。相位累加器的輸出從 0255 變化，而這個變化一定有個時間的問題，即從 0255 變 化一個周期需要多長的時間 T，我們可以想到如果這個時間很短，那么輸出的波形變化的頻率也一定會很快，而如何這個時間很長，輸出的波形也要經過很長的時間才能變化一個周期。 相位累加器的輸入為一個 32位的頻率字，和時鐘。每來一個時鐘脈沖，加法器將頻率控制字與寄存器輸出的累加相位數據相加，再把相加后的結果送到寄存器的數據輸入端。這樣，相位累加器在時鐘的作用下進行相位的累加。相位累加器的輸出為 32位，這里取高 8位，作用相位調制器的輸入。到這里我們可以得到一些結論：輸出信號的頻率最小值為 ； 頻率字加 1，則輸出信號的頻率在原有頻率的基礎上增加 ，即輸出頻率的最小步進值為 。 232*224=fclk247。 頻率字寄存器用于保存輸入的頻率字，電路開始工作后一真保持不變，直到下一個頻率字的輸入。 32 位加法器（ adder32b）