【正文】 來標(biāo)識，結(jié) 構(gòu)由 Architecture 來標(biāo)識。比如常用的 74 系列芯片， RAM，ROM 控制器， Counter 計(jì)數(shù)器等標(biāo)準(zhǔn)模塊。一個(gè) VHDL 程序包含實(shí)體（ Entity）、結(jié)構(gòu)體（ Architecture）、配置（ Configuration）、包集合（ Package）、庫（ Library） 5 個(gè)部分。 1987 年底， VHDL 被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。 MAX+PlusⅡ開發(fā)軟件豐富的圖形界面和完整的、可即使訪問的在線幫助文檔，使設(shè)計(jì)人員能夠輕松愉快的學(xué)習(xí)和掌握使用方法，方便地實(shí)現(xiàn)設(shè)計(jì)目的。因此，F(xiàn)PGA 的使用靈活。 Altera 公司 FPGA 器件 CycloneII 列的組成主要包括： (1)邏輯數(shù)組，由多個(gè)邏輯數(shù)組塊（ Logic Array Blocks， LABs）排列而成，用于實(shí)現(xiàn)大部分邏 輯功能；（ 2）在芯片四周分布著可編程的輸入輸出單元（ Input/OutputElements， IOEs），提供封裝引腳與內(nèi)部邏輯之間的連接接口；（ 3）豐富的多層互連結(jié)構(gòu)的可編程聯(lián)機(jī)；（ 4）片上的隨機(jī)存取塊狀 RAM；（ 5）鎖相環(huán)（ PLL），用于時(shí)鐘的鎖定與同步、能夠?qū)崿F(xiàn)時(shí)鐘的倍頻和分頻；（ 6）高速的硬件乘法器，有助于實(shí)現(xiàn)高性能的 DSP 功能。在 FPGA 實(shí)際應(yīng)用中，設(shè)計(jì)的保密和設(shè)計(jì)的可升級是十分重要的、用單片機(jī)來配置 FPGA 可以很好地解決上述問題。 FPGA 采用了邏輯單元數(shù)組 LCA（ Logic Cell Array）這樣一個(gè)新概念，內(nèi)部 包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ InpuOutput Block）和內(nèi)部聯(lián)機(jī)（ Interconnect）三個(gè)部分。 AD9850 的結(jié)構(gòu)及功能 AD9850 是 AD 公司采用先進(jìn)的 DDS 技術(shù)， 1996 年推出的高集成度 DDS 頻率合成器，它內(nèi)部包括可編程 DDS 系統(tǒng)、高性能 DAC 及高速比 較器，能實(shí)現(xiàn)全數(shù)字編程控制的頻率合成器和時(shí)鐘發(fā)生器。其系統(tǒng)時(shí)鐘頻率從 30MHz 到 300MHz 不等，其中的 AD9858 系統(tǒng)時(shí)鐘更是達(dá)到了 lGHz。當(dāng)然隨著技術(shù)的發(fā)展這些問題正在逐步的到解決。 圖 22 是 DDS 各點(diǎn)輸出信號 相位累加器字長為 N， DDS 控制時(shí)鐘頻率為 fc，時(shí)鐘周期為 Tc=1/fc，頻率控制字為 K。對于幅值歸一化的正弦波信號的瞬時(shí)幅值完全由瞬時(shí)相位來決定，因?yàn)棣?=dφ (t) /dt,所以相位變化越快，信號的頻率越高。 DDS直接從“相位”的概念出發(fā)進(jìn)行頻率合成。 ：指的是輸出由一種頻率轉(zhuǎn)換成另一種頻率的時(shí)間。已廣泛用于接收機(jī)本振、信號發(fā)生 器、通信系統(tǒng)、雷達(dá)系統(tǒng)等，特別是跳頻 通信系統(tǒng)。但由于鎖相環(huán)本身是個(gè)惰性環(huán)節(jié)，鎖定時(shí)間較長，故頻率轉(zhuǎn)換時(shí)間較長。此方法只能產(chǎn)生標(biāo)準(zhǔn)波形，不能產(chǎn)生任意波形。 圖 12 直接數(shù)字合成方式的波形發(fā)生器 頻率信號源 頻率控 制 地址發(fā)生器 D/A轉(zhuǎn)換器 濾波器 波形存儲器 頻率設(shè)置 波形數(shù)據(jù)設(shè)置 信號輸出 2 直接數(shù)字頻率合成器的原理及性能 頻率合成器簡介 頻率合成技術(shù)概述 所謂頻率合成法就是 指從一個(gè)高穩(wěn)定和準(zhǔn)確的參考頻率源，經(jīng)過技術(shù)處理，生成大量離散的頻率輸出。 圖 11 可變時(shí)鐘計(jì)數(shù)器尋址的波形發(fā)生器 可 變 時(shí) 鐘 源 計(jì) 數(shù) 器 波 形 存 儲 器 數(shù) 模 轉(zhuǎn) 化 器 低 通 濾 波 器 圖中的計(jì)數(shù)器實(shí)際上是一個(gè)地址發(fā)生器 ,計(jì)數(shù)器的觸發(fā)時(shí)鐘脈沖由一個(gè)頻率可 以控制的頻率發(fā)生器產(chǎn)生 ,通過改變頻率發(fā)生器的頻率設(shè)置值 ,實(shí)現(xiàn)調(diào)整計(jì)數(shù)器 生的地址變化速率 ,從而改變輸出的任意波形的頻率。例如在通信、廣播、電視系統(tǒng)中，都需要射頻（高頻）發(fā)射，這里的射頻波就是載波，把音頻（低頻）、視頻信號或脈沖信號運(yùn)載出去，就需要能夠產(chǎn)生高頻的振蕩器。 FPGA(Field Programmable Gate Array)是目前廣泛采用的一種可編程器件 ,它的應(yīng)用不僅使 數(shù)字電路系統(tǒng)的設(shè)計(jì)非常方便 ,并且還大大縮短了系統(tǒng)研制的周期 ,縮小了數(shù)字電路系統(tǒng)的體積和所用芯片的品種， 它的時(shí)鐘頻率可達(dá)到幾百兆赫茲 ,加上它的靈活性和高可靠性 ,非常適合用于實(shí)現(xiàn)波形發(fā)生器的數(shù)字電路部分?，F(xiàn)在最新的 DDS 芯片工作頻率已經(jīng)可以達(dá)到 1GHz，這樣就可以產(chǎn)生頻帶比較寬的輸出信號了。 HP 公司的 HP33250 可以產(chǎn)生 1uHz80MHz 的正弦波和方波，產(chǎn)生 1uHz 到 25MHz 的任意波形。通過運(yùn)用流水技術(shù)在保證相位累加器工作頻率的前提下，相位累加器的字長可以設(shè)計(jì)得更長，如 AD9852 的相位累加器達(dá)到了 48 位。其中以AD 公司的產(chǎn)品 比較有代表性。緒論 波形發(fā)生器是一種廣泛應(yīng)用于電子電路，自動控制和 科學(xué)實(shí)驗(yàn)等領(lǐng)域的信號源。 自 80 年代以來各國都在研制 DDS 產(chǎn)品，并廣泛應(yīng)用于各個(gè)領(lǐng)域。如這些芯片中大多采用了流水技術(shù)，通過流水技術(shù)的使用，提高了相位累加器的工作頻率，從而使得 DDS 芯片的 輸出頻率可以進(jìn)一步提高。如 HP 公司的 HP33120 可以產(chǎn)生 lOmHz15MHz 的正弦波和方波， 同時(shí)還可以產(chǎn)生 lOmHz5MHz 的任意波形， 還具備調(diào)制功能，可以產(chǎn)生 AM、 FM、 FSK、猝發(fā)、掃頻等信號。 此外隨著集成電路制造工藝的逐步提高，通過采用先進(jìn)的工藝 和低功耗的設(shè)計(jì)，數(shù)字集成電路的工作速度已經(jīng)有了很大的提高。后來出現(xiàn)的專用 DDS 芯片極大的推動了 DDS技術(shù)的發(fā)展，但專用 DDS 芯片價(jià)格昂貴，且無法實(shí)現(xiàn)任意波形輸出，而 CPLD及 FPGA 的發(fā)展為實(shí)現(xiàn) DDS 提供了更好的技術(shù)手段。 波形 發(fā)生器在電路實(shí)驗(yàn)和設(shè)備檢測中具有十分廣泛的用途。原理框圖如圖 11 所示。更主要的是，可以將微處理器從信號輸出的負(fù)擔(dān)中解脫出來．如圖 12 為其工作流程圖。而且輸出端的諧波、噪聲及寄生頻率難以抑制。鎖相環(huán)式頻率合成器具有很好的窄帶跟蹤特性，可以很好地選擇所需頻率的信號，抑制雜散分量，并且避免了大量的濾波器，有利于集成化和小型化?；冢模模蛹夹g(shù)的頻率合成器有很高的頻率分辨率，可方便地實(shí)現(xiàn)頻率、相位調(diào)制功能 ,轉(zhuǎn)換速度快 ,且輸出波形的相位連續(xù)。 ：指的是輸出頻率的最小間隔。 圖 21 DDS 的結(jié)構(gòu)原理 N 位加法器 N 位寄存器 波形存儲器 D/A轉(zhuǎn)換器 低通濾波器 相位累加器 參考時(shí)鐘源 fc fdds 頻率控制字K 其中相位累加器字長為 N， DDS 控制時(shí)鐘頻率為 fc，頻率控制字為 K。加法運(yùn)算的步進(jìn)越大，相應(yīng)合成的相位值變化越快，輸出信號的頻率也就越高。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號。 DDS 輸出雜散比較大這是由于信號合成過程中的相位截?cái)嗾`差、 D／ A 轉(zhuǎn)換器的截?cái)嗾`差和 D／ A 轉(zhuǎn)換器的非線性造成的。如 AD700 AD9850、 AD985l、 AD985 AD9858 等。由于DDS 的周期性，輸出雜散頻譜往往表現(xiàn)為離散譜線，而這些芯片大多采用了隨機(jī)抖動技術(shù)使離散譜線均勻化，從而提高輸出頻譜的無雜散動態(tài)范圍。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 FPGA 具有靜態(tài)可重復(fù)編程和動態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改。當(dāng)用于 RAM時(shí) ,EAB 可配制成多種形式的字寬和容量。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 MAX+PlusⅡ開發(fā)軟件和 VHDL 硬件描述 語言 MAX+PlusⅡ開發(fā)軟件簡介 MAX+PlusⅡ開發(fā)軟件是 美國 Altera 公司自行設(shè)計(jì)的第三代可編程邏輯器件的 EDA 開發(fā)工具，它是一種與器件結(jié)構(gòu)無關(guān)的集成設(shè)計(jì)環(huán)境，提供了靈活和高效的界面，允許設(shè)計(jì)人員選擇各種設(shè)計(jì)輸入方法和工具，能夠支持 Altera公司的 MAX、 Classic、 FLEX 及 ACEX 系列的 PLD 器件。 VHDL 硬件 描述 語言 VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language,誕生于 1982 年。 VHDL 語言的程序結(jié)構(gòu)。另一類是 PLD， ASIC 芯片制造商提供的庫。 VHDL 程序結(jié)構(gòu)更抽象、更基本、更簡練的表示。而且它的時(shí)鐘頻率已可達(dá)到幾百兆赫茲 ,加上它的靈活性和高可靠性 ,非常適合用于實(shí)現(xiàn)波形發(fā)生器的數(shù)字電路部分。 芯片的選擇 本設(shè)計(jì) 選擇的 FPGA 芯片是 EPF10K10LC844。提供 1萬道 25 萬個(gè)可用門以及具有 6144— 40960 位的內(nèi)部 rom。 (6).支持多電壓 I/O接口。然后將寄存器中的高 8 位到相位調(diào)制器與相位字相加后，得到相位值。接下來我們來解決頻率的問題。這樣，相位累加器在時(shí)鐘的作用下進(jìn)行相位的累加。 頻率字寄存器用于保存輸入的頻率字，電路開始工作后一真保持不變，直到下一個(gè)頻率字的輸入。到這里我們可以得到一些結(jié)論：輸出信號的頻率最小值為 ； 頻率字加 1，則輸出信號的頻率在原有頻率的基礎(chǔ)上增加 ，即輸出頻率的最小步進(jìn)值為 。 相位累加器的輸入為一個(gè) 32位的頻率字，和時(shí)鐘。 從前面我們知道，要輸出周期性的波形，加到 rom上的地址值必須是從 0255周期性連續(xù)變化的。引腳范圍為 84— 600 個(gè)，封裝形式有 TQFP、 PQFP、BGA 和 PLC 等。 (4).高速度。 FLEX 10K 的內(nèi)部結(jié)構(gòu)包括嵌入式陣列塊（ EAB， Embedded Array Block）、邏輯陣列塊（ LAB， Logic Array Block）、快速通道（ FT,Fast Track）和輸入 /輸出單元（ IOE,I/O Element）四個(gè)部分。另外，將 DDS 設(shè)計(jì) 嵌入到 FPGA 芯片所構(gòu)成的系統(tǒng)中，其系統(tǒng)成本并不會增加多少，而購買專用芯片的價(jià)格則是前者的很多倍。一個(gè)設(shè)計(jì)實(shí)體至少包含一個(gè)結(jié)構(gòu)體或多個(gè)結(jié)構(gòu)體，構(gòu)成一個(gè)電子系 統(tǒng)的設(shè)計(jì)模型。 設(shè)計(jì)實(shí)體是 VHDL 程序的基本單元，是最重要的電子系統(tǒng)抽象。配置用于從庫中選取所需單元來組成系統(tǒng)設(shè)計(jì)的不同規(guī)格的不同版本，使被設(shè)計(jì)系統(tǒng)的功能發(fā)生變化。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。以下介紹三種輸入方法： (1)原理圖輸入 : 這是一種最直觀的輸入方法 ，是通過繪制原理圖來描述用戶所設(shè)計(jì)的系統(tǒng)。其中， SRAM 是迄今為止應(yīng)用范圍最廣的架構(gòu)，主要因?yàn)樗俣瓤?且具有可重編程能力，而反熔絲 FPGA 只具有一次可編程（ One Time Programmable，OTP）能力。加電時(shí)， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程