【正文】 6 階，所以 Specify order 處填 255， h(0)=0，如圖 所示。當(dāng)選擇主瓣寬度較窄時(shí)，雖然得到較陡的過渡帶，但通帶和阻帶的波動(dòng)明顯增加 ?？梢钥闯觥皩ΨQ ”結(jié)構(gòu)的乘法器是直接結(jié)構(gòu) (圖 )的一半 (K/2)，得到了優(yōu)化，但加法器的數(shù)量保持不變，還是 (K1)個(gè)。 FIR 數(shù)字濾波器的具體設(shè)計(jì)內(nèi)容 濾波器的實(shí)現(xiàn)主要包括兩方面的內(nèi)容，首先選擇一個(gè)合理的結(jié)構(gòu)，然后利用有限精度的數(shù)值來實(shí)現(xiàn)它。數(shù)字濾波器依據(jù)濾波器的計(jì)算算法，執(zhí)行濾波運(yùn)算、把輸入系列 x(n)映射到輸出系列 y(n)。具體如下圖所示： 圖 23 時(shí)鐘分配結(jié)構(gòu)圖 數(shù)字時(shí)鐘管理器有一個(gè)強(qiáng)大的功能叫時(shí)鐘管理功能，具有頻率合成器，相移等特性。每片包含多個(gè)算術(shù)邏輯門， 2個(gè)存儲(chǔ)單元，兩個(gè)函數(shù)發(fā)生器（ F＆ G 公司），超快速前進(jìn)位鏈。靈活的邏輯資源。它具有40000~8000000 個(gè)系統(tǒng)邏輯門而且它的 I / O 帶寬高達(dá) 840Mb / s，它的內(nèi)部時(shí)鐘高達(dá) 420MHz。 Actel的 ACT 系列和 QuickLogic 為一次性可編程熔絲類型的 PASIC 系列 FPGA。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 4 頁 共 36 頁 2 FPGA 技術(shù)以及 Xilinx Virtex IIFPGA 芯片 FPGA 發(fā)展基本概況 現(xiàn)場可編程門陣列 FPGA 是一種廣泛使用的高密度可編程邏輯器件。 無論是采用哪種算法，都會(huì)用到 ROM 做為查找表的器件。乘累加結(jié)構(gòu)是最簡單的一種，占用資源少，缺點(diǎn)是處理速度慢 。 一種是使用專用的 ASIC 數(shù)字信號(hào)處理芯片。 [1] 國內(nèi)外研究動(dòng)態(tài) 數(shù)字 信號(hào)處理的發(fā)展動(dòng)態(tài) 一般可以用兩類方法來實(shí)現(xiàn) FIR 濾波器的設(shè)計(jì)。如：遙感和遙測系統(tǒng)，通信系統(tǒng)，雷達(dá)系統(tǒng)，航天系統(tǒng)等，這就要求有信號(hào)的濾波。 一種是使用可編程的主要數(shù)學(xué)單位是一個(gè)乘法累加器（ MAC）的通用 DSP芯片編程。研發(fā)過程中它的可移植性更好，可以縮短開發(fā)周期。 分布式算法（ DA），可以分為串行分布式算法，并行分布式算法，串行與并行結(jié)合的分布式算法。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 3 頁 共 36 頁 (1) 采用 8 輸入查找表進(jìn)行分布式算法 ,設(shè)計(jì)了一個(gè)輸入 8 位，輸出 8 位的256 階線性相位 FIR 濾波器，簡化了傳統(tǒng)的 MAC 設(shè)計(jì)。 按照編程功能，有反熔絲的一次性可編程的靜態(tài)存儲(chǔ)器（ SRAM）結(jié)構(gòu)。支持的 LVDS， PCI， TTL， AGP， CMOS 和其它 IO 接口標(biāo)準(zhǔn)。 DCI 技術(shù)的應(yīng)用，可避免不同的驅(qū)動(dòng)力，溫 度，電壓波動(dòng)造成的差異，仍然保持一個(gè)穩(wěn)定的阻抗。具有靈活的開發(fā)環(huán)境。適當(dāng)?shù)呐鋫渑c之相對應(yīng)的十六個(gè)全局時(shí)鐘復(fù)用器 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 7 頁 共 36 頁 緩沖區(qū)。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 8 頁 共 36 頁 3 FIR 數(shù)字濾波器設(shè)計(jì) FIR 數(shù)字濾波器概述 信號(hào)中一般都包含噪聲或者說其中有很多能量在感興趣的最高頻率之外，因此我們要用濾波電路將感興趣的帶寬之外的信號(hào)和噪聲移去。 卷積是 DSP 使用最頻繁的一種運(yùn)算，描述系統(tǒng)的輸入如何與系統(tǒng)相互作用產(chǎn)生輸出，通常來說，系統(tǒng)的輸出將是輸入的延遲、衰減或者放大?？梢钥闯?， FIR 濾波器是由一個(gè) “抽頭延遲線 ”的加法器和乘 法器的集合構(gòu)成，每個(gè)乘法器的操作數(shù)就是 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 10 頁 共 36 頁 一個(gè) FIR 系數(shù)。其中，窗函數(shù)法是一種基本的設(shè)計(jì)方法，其設(shè)計(jì)方法較為成熟，本設(shè)計(jì)即采用窗函數(shù)法，下面先簡要介紹其設(shè)計(jì)思想。99， 0， 0， 0， 177。在這種情況下，需要分析量化對濾波器性能的影響。 開 始性 能 規(guī) 范濾 波 器 系 數(shù) 計(jì) 算實(shí) 現(xiàn) 結(jié) 構(gòu)有 限 字 長 效 應(yīng) 分 析和 解 決 方 法硬 件 / 軟 件 工 程 實(shí) 現(xiàn)+ 測 試停 止重 新 設(shè) 計(jì) 重 新 計(jì) 算重 新 指 定 規(guī)范重 新 設(shè) 計(jì)結(jié) 構(gòu) 圖 數(shù)字濾波器的設(shè)計(jì)步驟 本章小結(jié) 這一章首先介紹了數(shù)字濾波器的基本概念，然后介紹了 FIR 濾波器的相關(guān)理 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 16 頁 共 36 頁 論。 2. 設(shè)計(jì)輸入 設(shè)計(jì)者將所設(shè)計(jì)的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表現(xiàn)出來，并送入計(jì)算機(jī)的過程稱為設(shè)計(jì)輸入。 寄存器模塊 對模塊進(jìn)行邏輯設(shè)計(jì)時(shí)，采用了 VHDL 文本輸入方式。 clear : IN STD_LOGIC。039。 END a。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 22 頁 共 36 頁 圖 寄存器的波形仿真 在 CP 正跳沿前接受輸入信號(hào)，正跳沿時(shí)觸發(fā)翻轉(zhuǎn)，正跳沿后輸入即被封鎖，仿真結(jié)果表明 dff8 模塊的功能完全正確。實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)字的相加運(yùn)算。 PORT(clk : in STD_LOGIC。Din1(add_1)amp。 end process。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 24 頁 共 36 頁 圖 寄存器的波形仿真 當(dāng)?shù)竭_(dá)時(shí)鐘上升沿時(shí)，將兩數(shù)輸入，運(yùn)算， 輸出結(jié)果，仿真結(jié)果完全符合設(shè)計(jì)要求。 ENTITY mult18 is GENERIC ( mult_1:=8。 ARCHITECTURE a OF mult18 IS SIGNAL s1 : SIGNED (mult_1 DOWNTO 0)。 if Din(8)=39。139。139。從語句 “ARCHITECTURE a OF f_mult18 IS”到 “END a”是對構(gòu)造體的描述，它對模塊內(nèi)部的功能進(jìn)行了說 明。99， 0， 0， 0， 177。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 29 頁 共 36 頁 5 結(jié)論 隨著科學(xué)技術(shù)的發(fā)展，以 FPGA 為代表的新型可編程邏輯器件，具有靈活性、高速、高可靠性的特點(diǎn)，采用 FPGA 來實(shí)現(xiàn) FIR 濾波器具有一定的先進(jìn)性。通過在大規(guī)?？删幊唐骷星度敫咝阅芴幚砥鳌⒋鎯?chǔ)器和高速 FO， FPGA 很快就進(jìn)化為可編程系統(tǒng)器件。 在課題研究中，還得到了 汪月、田兵兵、王坤等 同學(xué)的支持和幫助。除了文中特別加以標(biāo)注引用的內(nèi)容外，本論文不包含任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫的成果作品。 、圖表要求： 1）文字通順，語言流暢，書寫字跡工整，打印字體及大小符合要求，無錯(cuò)別字，不準(zhǔn)請他人代寫 2）工程設(shè)計(jì)類題目的圖紙，要求部分用尺規(guī)繪制， 部分用計(jì)算機(jī)繪制，所有圖紙應(yīng)符合國家技術(shù)標(biāo)準(zhǔn)規(guī)范。本人完全意識(shí)到本聲明的法律后果由本人承擔(dān)。對于他的支持和幫助表示誠摯的謝意！ 我還要特別感謝我的家人，在四年的求學(xué)生涯中他們給予了我全力的支持和無限的關(guān)懷，使我能夠全心全意的投入到學(xué)業(yè)中。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 31 頁 共 36 頁 參考文獻(xiàn) [1] 李文剛 . 基于 FPGA 的高速高階 FIR 濾波器設(shè)計(jì) [D]. 電子科技大學(xué)碩士學(xué)位論文， 20xx. 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