【正文】 精力進行電路設(shè)計，快速將產(chǎn)品推向市場。 Cyclone 器件支持大量的自外數(shù)據(jù)傳輸?shù)膯味?I， O 標準，包括 LVTTL、 LVCMOS、 PCL、SSTL2 和 SSTL3?？删幊踢壿嬈骷哂袑崿F(xiàn)宏功能的增強嵌入式陣列 (例如實現(xiàn)高效存儲和特殊的邏輯功能 )和實現(xiàn)一般功能的邏輯陣列，每個 EAB 的雙口能力達到 36 比特寬，可提供低價的可編程片上系統(tǒng) (systemonaprogrammablechip， SOPC)集成。 系統(tǒng)級特點：多電壓接口支持 1． 5V、 1． 8V、 2． 5V、 3． 3V 和 5V 設(shè)備；低功耗；雙向 I／ O 性能達到 640MHz：完全支持 33MHz 或 66MHz， 3． 3V 的PCI 局部總線標準；內(nèi)置 JTAG 邊界掃描測試電路；可在 1． 5V內(nèi)部電源電壓下工作；通過外部的配置器件、智能控制器或 JTAG 端口可實現(xiàn)在線重配置 (ICR，InCircuit reconfigurability)。 強大的 I／ O 引腳：每個引腳都有一個獨立的三態(tài)輸出使能控制和漏極配 置選項；可編程輸出電壓的功率控制，可減小開關(guān)噪聲。 PLL 常用于同步內(nèi)部器件時鐘和外部時鐘，使內(nèi)部工 作的時鐘頻率比外部時鐘更高，時鐘延遲和時鐘偏移最小，減小或調(diào)整時鐘到 輸出 (TC0)和建立 (TSU)時間。 Verilog 的設(shè) 計者 要以 C編程語言為基礎(chǔ)設(shè)計一種語言，可以使工程師比較容易學習。 對于 專用集成電路 （ ASIC） 設(shè)計人員，則必須首先掌握 Verilog，因為在 IC設(shè)計領(lǐng)域， 90％ 以上的公司都是采用 Verilog 進行 IC 設(shè)計。 將電路系統(tǒng)以一定的表達方式輸入計算機，是在 EDA軟件平臺上對 FTGA／CPLD開發(fā)的最初步驟。波形圖輸入方法則是將待設(shè)計的電路看成是一個黑盒子，只需告訴 EDA工具該黑盒子電路的輸入和輸出時序波形圖， EDA工具即能據(jù)此完成黑盒子電路 的設(shè)計。 然而，使用原理圖輸入的設(shè)計方法的缺點同樣是十分明顯的，如由于圖形設(shè)計方法并沒有得到標準化，不同的 EDA軟件中的圖形處理工具對圖形的設(shè)計規(guī)則、存檔格式和圖形編譯方式都不同，因此圖形文件兼容性差，難以交換和管理；隨著電路設(shè)計規(guī)模的擴大，原理圖輸入描述方法必然引起一系列難以克服的困難，如電路功能原理易讀性下降，錯誤排查困難，整體調(diào)整和結(jié)構(gòu)升級困難。 一般地，綜合是僅對應于 HDL而言的。 在綜合之后， HDL綜合器一般都可以生成一種或多種文件格式網(wǎng)表文件，如有 VHDL、 Verilog等標準格式，在這種網(wǎng)表文件中用各自的格式描述電路的結(jié)構(gòu)。如果把綜合理解為映射過程，那么顯然這種映射不是唯一的，并且綜合的優(yōu)化也不是單純的或一個方向的。通常 EDA軟件中的綜合器可由專業(yè)的第三方 EDA公司提供，而 適配器則需由 FPGA／ CPLD供應商提供，通常開發(fā)商將其嵌入在自己的產(chǎn)品的 EDA開發(fā)環(huán)境中，如 Lattice公司在其 ispLEVEL開發(fā)系統(tǒng)中嵌有自己的適配器； Altem公司的 EDA集成開發(fā)環(huán)境 MAX+plus II、 Quartus II中都含有嵌入的適 配器； Xilinx的 Foundation和 ISE中也同樣含有自己的適配器。 在編程下載前必須利用 EDA工具對適配生成的結(jié)果進行模擬測試，就是所謂的仿真。 (1)時序仿真。 (2)功能仿真。對于規(guī)模比較大的設(shè)計項目，綜合與適配在計算機上的耗時是十分可觀的，如每一次修改后的模擬都必須進行時序仿真，顯然會極大降低開發(fā)效率。最后將含有載入了設(shè)計的 FPGA或 CPLD的硬件系統(tǒng)進行統(tǒng)一測試，以便最終驗證設(shè)計項目在目標系統(tǒng)上的實現(xiàn)工作情況，以排除錯誤，改進設(shè)計。 本設(shè)計 中要求 完成的指 標： 輸出信號 峰峰值 可調(diào)范圍 為 127~255 （采用輸出數(shù)字信號數(shù)值表示，實際輸出信號電壓與 D/A 選取的參考電壓有關(guān)）； 頻率范圍為： 1Hz~4MH， 精度為 1Hz；相位偏移范圍為： 0176。 功能模塊定義： 1． FPGA 設(shè)計 頂層模塊 : 頂層模塊主要用于分頻，定義系統(tǒng)的輸入和輸出端口。 其余波形產(chǎn)生模塊主要采用硬件設(shè)計并用 Verilog HDL 語言描述產(chǎn)生。 3. 鋸齒波產(chǎn)生模塊： 第三章 基于 FPGA 的 DDS的詳細設(shè) 計 ___________________________________________________________________________________________ 共 30 頁 第 19 頁 鋸齒波信號的產(chǎn)生主要 采用 8 位累加器實現(xiàn)，逐次累加 ，產(chǎn)生周期性的鋸齒波信號。本模 塊的功能是通過傳送過來的地址，查找地址所對應的數(shù)據(jù)，并將數(shù)據(jù)讀出 。2Mbyte SSRAM 4 pushbutton switches 50MHz oscillator and oscillator for clock sources 10/100 Ether Controller with a connector IrDA transceiver 本文在前人的基礎(chǔ)上，對直接數(shù)字頻率合成技術(shù)進行比較深入 的研究，并在理論研究的基礎(chǔ)上進行了基于 FPGA的 DDS信號源的設(shè)計和實現(xiàn)。重點介紹 DDS技術(shù)在 FPGA中的實現(xiàn)方法 ?，F(xiàn)在，我們可以開發(fā)出輸出頻率高達 1G的 DDS系統(tǒng)，已能滿足絕大多數(shù)頻率 源的要求，集成 DDS產(chǎn)品的信噪比也可達到 75dB以上，已達到鎖相頻率合成的一般水平。 參考文獻 ___________________________________________________________________________________________ 共 30 頁 第 32 頁 參考文獻 [1] 夏宇聞 .復雜電路與系統(tǒng)的 Verilog HDL 設(shè)計技術(shù) .北京航天大學出版社 [2] 夏宇聞譯 .verilog HDL 數(shù)字設(shè)計與綜合 （第二版） .Ｓ mair Palnitkar [3] 杜慧敏 趙全良 .基于 Verilog 的 FPGA 設(shè)計基礎(chǔ) .西安電子科技大學出版社 [4] 張明編 .Verilog HDL 實用教程 .電子科技大學出版社 [5] 田耘 徐文波 .Xilinx FPGA 開發(fā)使用教程 .清華大學出版社 [6] 徐志軍．大規(guī)?？删幊踢壿嬈骷捌鋺?.電子科技大學出版社 .20xx． 234— 245 [7] 潘松 .黃繼業(yè)． EDA技術(shù)與 .20xx． 389394 [8] 黃正瑾． CPLD系統(tǒng)技術(shù)入門與應用 .電子工業(yè)出版社 .20xx [9] 黃志偉 .FPGA系統(tǒng)設(shè)計與實驗．電子工業(yè)出版社 .20xx [10]Ouartus II User Manual． Altera Corporation． 20xx [11]何元清．電子產(chǎn)品設(shè)計 .北京大學出版社 .20xx． 268— 278 [12]童詩白 .華成英．模擬電子技術(shù)基礎(chǔ) (第三版 )．高等教育出版社， 20xx [13]鄧延安．基于 FPGA的數(shù)字 化調(diào)頻 DDS系統(tǒng)設(shè)計： 碩士學位論文 .合肥工業(yè)大學微 電子學與固體電子學專業(yè) .20xx [14]Samuel Micheal Palermo． A MultiBand PhaseLocked Loop Frequency [15]郭立浩．基于 FPGA的直接數(shù)字頻率合成器的研究與應用 .碩士學位論文 .西北工業(yè) 大學電路與系統(tǒng)專業(yè) .20xx [16]胡力．基于 DDS的掃頻信號源設(shè)計與實現(xiàn)． 碩士學位論文 .南京理工大學機械電子 工程專業(yè) .20xx 致謝 ___________________________________________________________________________________________ 共 30 頁 第 33 頁 致謝 本次設(shè)計的工作是在我 的老師 張阿寧 、曾澤倉等 老師的悉心指導下完成的，老師 嚴謹?shù)闹螌W態(tài)度和科學的工作方法 都 給了我極大的影響和幫助，他 們 博學多識 ， 給予我 大量的指導，正是在老 師 們 的諄諄教導下，我不斷克服來自于方方面面的困難， 最終較為順利的完成了本次課題的設(shè)計工作 ，在此向我的指導老師致以深沉的敬意和誠摯的謝意 ！ 在此 次也十分感謝杜慧敏老師 對我的幫助，在她的課堂上，我學習到的不僅僅是專業(yè)知識，更是深刻理解了集成電路設(shè)計的思想方法在設(shè)計中的重要性，她結(jié)合自己的科研經(jīng)歷真正使我感受到了理論與工程實踐的完美結(jié)合 。本次設(shè)計完成了軟件仿真和硬件實現(xiàn)，對設(shè)計原理和設(shè)計結(jié)果進行了一定的理論分析，在一定的頻率范圍內(nèi)設(shè)計結(jié)果與理論值基本符號，達到了設(shè)計指標的要求。 給出 前期仿真、測試、綜合及資源分析報告。 第二、 介紹了利用可編程器件實現(xiàn) DDS的技術(shù)關(guān)鍵，包括 DDS的基本理論，系統(tǒng)性能等以及 FPGA的 基礎(chǔ)知識如結(jié)構(gòu)特點、開發(fā)流程、使用工具等。Two 40pin Expansion Headers with diode protection 頂層 設(shè)計描述 1. 頂層模塊圖 D D S _ T O PR E S E T _ NE NC L O C KC T R L _ D D S [ 3 : 0 ]F R E Q U E N S _D D SS K E W _ D D SP H A S E _ D D SA M P L I T U D E_ D D SD D S _ S i g n a l _ G e n e[ 8 : 0 ]D D S _ O U T 圖表 2： DDS頂層模塊圖 第三章 基于 FPGA 的 DDS的詳細設(shè) 計 ___________________________________________________________________________________________ 共 30 頁 第 21 頁 2. 頂層模塊端口定義 表格 1：頂層模塊端口定義 引腳名稱 類型 編號 功能描述 CLOCK Input PIN_1 系統(tǒng)時鐘（ 50MHz） RESET_N Input PIN_2 全局復位 低電平復位 EN Input PIN_3 增量使能端 控制 信號參數(shù)的增減 FREQUENS_DDS Input PIN_4 頻率控制字 SKEW_DDS Input PIN_5 縱向偏移控制字 PHASE_DDS Input PIN_6 相位控制字 AMPLITUDE_DDS Input PIN_7 幅度控制字 DDS_OUT Output PIN_8 信號輸出端 3. 頂層模塊時序圖 圖表 3：頂層模塊時序圖 詳細設(shè)計描述 1. 時鐘控制模塊 C L K _ I NR E S E TE NC L K _ K E YC L K _ O U TC L K _ D I V 圖表 4：時鐘控制模塊 第三章 基于 FPGA 的 DDS的詳細設(shè) 計 ___________________________________________________________________________________________ 共 30 頁 第 22 頁 表格 2：時鐘控制模塊端口定義 引腳名稱 類型 編號 功能描述 CLK_IN Input PIN_1 時鐘（ 50MHz） RESET Input PIN_2 復位 低電平復位 EN Input PIN_3 增量使能端 控制 參數(shù)的增減 CLK_KEY Input PIN_4 頻率控制字 CLK_OUT Output PIN_5 分頻后頻率輸出 2. 相位控制模塊 P h a s eR E S E TE NC L K _ K E YP H A S E _ I NP H A S E _ O U T[ 8 : 0 ][ 8 : 0 ] 圖表 5：相位控制模塊 表格 3：相位控制模塊端口定義 引腳名稱 類型 編號 功能描述 RESET Input PIN_1 復位 低電平復位 EN Input PIN_2 增量使能端 控制參數(shù)的增減 CLK_KEY Input PIN_3 相位控制字 PHASE_IN Input PIN_4 信號數(shù)據(jù)輸入端 PHASE Output PIN_5 移相后數(shù)據(jù)輸出 3. 偏移控制 第三章 基于 FPGA 的 DDS的詳細設(shè) 計 ___________________________________________________________________________________________ 共 30 頁 第 23 頁 S k e w _ YR E S E TE NC L K _ K E YI N _ AO U T[ 8 : 0