【正文】 司在此領(lǐng)域進(jìn)行了卓有成效的研究和開(kāi)發(fā)，其產(chǎn)品無(wú)論在技術(shù)上還是市場(chǎng)占有率方面在國(guó)際上都享有盛譽(yù)，但其價(jià)格也相當(dāng)昂貴，高端型號(hào)每臺(tái)價(jià)格都在幾萬(wàn)美金左右，低端的也要幾萬(wàn)人民幣。混和信號(hào)源又可分為函數(shù)信號(hào)發(fā)生器和任意波形/函數(shù)發(fā)生器，其中函數(shù)信號(hào)發(fā)生器輸出標(biāo)準(zhǔn)波形，如正弦波、方波等，任意波/函數(shù)發(fā)生器輸出用戶(hù)自定義的任意波形；邏輯信號(hào)發(fā)生器又可分為脈沖信號(hào)發(fā)生器和碼型發(fā)生器，其中脈沖信號(hào)發(fā)生器驅(qū)動(dòng)較小個(gè)數(shù)的方波或脈沖波輸出，碼型發(fā)生器生成許多通道的數(shù)字碼型。信號(hào)源是根據(jù)用戶(hù)對(duì)其波形的命令來(lái)產(chǎn)生信號(hào)的電子儀器。近年來(lái)，以數(shù)字技術(shù)為基礎(chǔ)的數(shù)字信號(hào)發(fā)生器得到了飛速的發(fā)展，性能指標(biāo)都達(dá)到了一個(gè)新的水平。信號(hào)發(fā)生器是一種常用的信號(hào)源，廣泛運(yùn)用于科學(xué)研究、生產(chǎn)實(shí)踐和教學(xué)試驗(yàn)等領(lǐng)域。中北大學(xué)2012屆畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 畢業(yè)設(shè)計(jì)說(shuō)明書(shū)基于FPGA多功能波形發(fā)生器的設(shè)計(jì) 第 2 頁(yè) 共 45 頁(yè)基于FPGA的多功能波形發(fā)生器的設(shè)計(jì)摘 要數(shù)字信號(hào)發(fā)生器是數(shù)字信號(hào)處理中不可缺少的調(diào)試設(shè)備，在生產(chǎn)生活中的應(yīng)用非常廣泛。特別是在通信系統(tǒng)的科研實(shí)驗(yàn)中，常常需要用到不同頻率和幅度的信號(hào)，如正弦波、三角波、方波和鋸齒波等?，F(xiàn)場(chǎng)可編程門(mén)陣列器件具有容量大、運(yùn)算速度快、現(xiàn)場(chǎng)可編程等優(yōu)點(diǎn)，使得許多復(fù)雜的電路有了新的實(shí)現(xiàn)途徑，越來(lái)越被廣泛地應(yīng)用到實(shí)際系統(tǒng)中。信號(hào)源主要給被測(cè)電路提供所需要的已知信號(hào)（各種波形），然后用其它儀表進(jìn)行測(cè)量的參數(shù)。 國(guó)內(nèi)外發(fā)展現(xiàn)狀采用可變時(shí)鐘和計(jì)數(shù)器尋址波形存儲(chǔ)器的任意波形發(fā)生器[4]在一段時(shí)期內(nèi)曾得到廣泛的應(yīng)用，其取樣時(shí)鐘頻率較高且可調(diào)節(jié)，然而這種波形發(fā)生器對(duì)硬件要求比較高，需要高性能的鎖相環(huán)和截止頻率可調(diào)的低通濾波器，且頻率分辨率低，頻率切換速度較慢，已經(jīng)逐步退出市場(chǎng)。Tektronix公司的獨(dú)立結(jié)構(gòu)任意波形發(fā)生器AFG3000系列功能完善，人機(jī)界面友好，操作方便，可以以多種方式連接到PC機(jī)上，其最高采樣率能達(dá)到2GS/s，輸出正弦信號(hào)最高頻率為240MHz，任意波頻率最高能達(dá)到50MHz，并配備的強(qiáng)大的波形編輯軟件Arbexpress，用戶(hù)可以方便地創(chuàng)建和編輯自己的波形。本課題的主要研究?jī)?nèi)容是參考直接數(shù)字頻率合成原理（DDS）技術(shù)[6]，利用Quartus II ，VHDL語(yǔ)言作為開(kāi)發(fā)語(yǔ)言，基于FPGA配合相應(yīng)外圍電路實(shí)現(xiàn)一個(gè)數(shù)字信號(hào)發(fā)生器，其電路結(jié)構(gòu)簡(jiǎn)單，容易擴(kuò)展，具有極大的靈活性和方便性，實(shí)現(xiàn)了產(chǎn)生頻率、幅度可調(diào)的正弦波、三角波、方波的信號(hào)發(fā)生器。只不過(guò)在DDS技術(shù)中，這個(gè)過(guò)程被顛倒過(guò)來(lái)了。DDS系統(tǒng)中的參考時(shí)鐘通常由一個(gè)高穩(wěn)定度的晶體振蕩器來(lái)產(chǎn)生，用來(lái)作為整個(gè)系統(tǒng)各個(gè)組成部分的同步時(shí)鐘。相位累加器的輸出與波形存儲(chǔ)器的地址線相連，相當(dāng)于對(duì)波形存儲(chǔ)器進(jìn)行查表，這樣就可以把存儲(chǔ)在波形存儲(chǔ)器中的信號(hào)抽樣值（二進(jìn)制編碼值）查出。由于受到字長(zhǎng)的限制，相位累加器累加到一定值后，就會(huì)產(chǎn)生一次累加溢出，這樣波形存儲(chǔ)器的地址就會(huì)循環(huán)一次，輸出波形循環(huán)一周。 DDS各部分輸出波形 FPGA簡(jiǎn)介數(shù)字集成電路從產(chǎn)生到現(xiàn)在，經(jīng)過(guò)了早期的電子管、晶體管、小中規(guī)模集成電路，到大規(guī)模、超大規(guī)模集成電路（VLSIC）以及許多既有特定功能的專(zhuān)用集成電路的發(fā)展過(guò)程。兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，但有時(shí)可以忽略這兩者的區(qū)別。1985年Xilinx公司首先推出了現(xiàn)場(chǎng)可編程門(mén)陣列FPGA，這是一種新型的高密度PLD，采用CMOSSRAM工藝制作，其結(jié)構(gòu)和陣列型PLD不同，內(nèi)部由許多獨(dú)立的可編程模塊組成，邏輯模塊之間可以靈活地相互連接，具有密度高、編程速度快，設(shè)計(jì)靈活和可再配置設(shè)計(jì)能力等許多優(yōu)點(diǎn)。FPGA的基本可編程邏輯單元是由查找表（LUT）和寄存器（Register）組成的，查找表完成純組合邏輯功能。（3）嵌入式塊RAM。布線資源連通FPGA內(nèi)部所有單元，連線的長(zhǎng)度和工藝決定著信號(hào)在連線上的驅(qū)動(dòng)能力和傳輸速度。（6）內(nèi)嵌專(zhuān)用硬核。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。因此，F(xiàn)PGA的使用非常靈活。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。同時(shí), 它還具有多層次的電路設(shè)計(jì)描述功能。(2) VHDL 語(yǔ)言具有強(qiáng)大的硬件描述能力。VHDL 語(yǔ)言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類(lèi)型，也支持用戶(hù)定義的數(shù)據(jù)類(lèi)型，這樣便會(huì)給硬件描述帶來(lái)較大的自由度。采用 VHDL 語(yǔ)言描述硬件電路時(shí), 設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。VHDL 語(yǔ)言采用基于庫(kù) ( library) 的設(shè)計(jì)方法。 QuartusⅡ簡(jiǎn)介Quartus II 是Altera公司的綜合性PLD開(kāi)發(fā)軟件，支持原理圖、VHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。對(duì)第三方EDA工具的良好支持也使用戶(hù)可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設(shè)計(jì)輔助工具，集成了SOPC和HardCopy設(shè)計(jì)流程，并且繼承了Maxplus II 友好的圖形界面及簡(jiǎn)便的使用方法。Quartus平臺(tái)與Cadence、Exemplar Logic、 Mentor Graphics、Synopsys和Synplicity等EDA供應(yīng)商的開(kāi)發(fā)工具相兼容。DDS這種結(jié)構(gòu)主要由相位累加器、 相位調(diào)制器、 波形 ROM 查找表、 D/ A 構(gòu)成。本設(shè)計(jì)主要通過(guò)VHDL語(yǔ)言實(shí)現(xiàn)頻率控制、波形控制、 波形數(shù)據(jù)的提取、 波形的產(chǎn)生工作。從而完成整個(gè)設(shè)計(jì)。2．復(fù)位：低電平復(fù)位。、幅值和波形轉(zhuǎn)換部分由于采用DDS，在ROM中存有波形一個(gè)周期的n個(gè)等間隔歸一化采樣數(shù)據(jù)，改變相位累加器步進(jìn)，從而改變對(duì)ROM中數(shù)據(jù)的讀取速度，即可合成不同頻率波形，存儲(chǔ)器中存入過(guò)量的采樣值，使得采樣點(diǎn)數(shù)較少時(shí)，依然能夠得到較好波形輸出，從而得到較高頻率輸出。如采用32 MHz 的晶振，也能得到10 Hz 精確的等步進(jìn)調(diào)節(jié)，但犧牲了波形質(zhì)量。由式（）舉例說(shuō)明累加器位數(shù)不同產(chǎn)生差異：　 () 　 ()式() 產(chǎn)生的波形優(yōu)于式() ，最高頻率也高出幾倍。 輸入按鍵電路系統(tǒng)即FPGA運(yùn)行時(shí)所需的時(shí)鐘，采用50MHZ的有源晶振產(chǎn)生。輸出部分有兩個(gè)部分，分別為VEE+。 EPF10K50ETI1442芯片結(jié)構(gòu)圖通常情況下在硬件調(diào)試的過(guò)程中一般使用下載電纜進(jìn)行下載，而當(dāng)調(diào)試完成以后要用配置芯片對(duì)FPGA進(jìn)行配置。數(shù)模（D/A）轉(zhuǎn)換電路的作用是把已經(jīng)合成的波形幅值的數(shù)字量轉(zhuǎn)換成模擬量，其速度和特性直接影響整個(gè)系統(tǒng)的性能。D/A的輸出用電壓形式表示一般應(yīng)為： () 式中D為D/A的輸入數(shù)據(jù)值，N為D/AC的位數(shù)，即通常所指的D/AC的分辨率，為輸入D/A的參考電壓。本設(shè)計(jì)采用DAC0832 作為D/A 轉(zhuǎn)換器件，其具有數(shù)字量的輸入鎖存功能，DAC0832芯片的輸出通過(guò)放大器OP07，即可用示波器觀察。其主要參數(shù)如下：分辨率為8位，轉(zhuǎn)換時(shí)間為1μs，滿(mǎn)量程誤差為177。此后，當(dāng)WR1由低電平變高時(shí)，控制信號(hào)成為低電平，此時(shí)，數(shù)據(jù)被鎖存到輸入寄存器中，這樣輸入寄存器的輸出端不再隨外部數(shù)據(jù)DB的變化而變化。濾波分經(jīng)典濾波和現(xiàn)代濾波。只允許一定頻率范圍內(nèi)的信號(hào)成分正常通過(guò)，而阻止另一部分頻率成分通過(guò)的電路，叫做經(jīng)典濾波器或?yàn)V波電路。：初始化按鍵輸入，選擇波型，調(diào)節(jié)波型。在程序設(shè)計(jì)中，主要使用的函數(shù)語(yǔ)句有兩種：Ifelse語(yǔ)句和casewhen語(yǔ)句。 IF語(yǔ)句是一種條件語(yǔ)句，它根據(jù)語(yǔ)句中所設(shè)置的一種或多種條件，有選擇地執(zhí)行指定的順序語(yǔ)句。 數(shù)字信號(hào)發(fā)生器的軟件設(shè)計(jì) 本次設(shè)計(jì)的軟件部分主要運(yùn)用Altera公司的QuartusⅡ軟件平臺(tái)，其開(kāi)發(fā)流程基本分成2個(gè)步驟：Ⅱ軟件的設(shè)計(jì)文件可以來(lái)自QuartusⅡⅡ強(qiáng)大的集成功能允許信息在各種應(yīng)用程序間自由交流，設(shè)計(jì)者可在一個(gè)工程內(nèi)直接從某個(gè)設(shè)計(jì)文件轉(zhuǎn)換到其他任何設(shè)計(jì)文件，而不必理會(huì)設(shè)計(jì)文件是圖形格式、文本格式，還是波形格式。消息處理器可以自動(dòng)定位編譯過(guò)程中發(fā)現(xiàn)的錯(cuò)誤，編譯器還可以?xún)?yōu)化設(shè)計(jì)文件。波形發(fā)生器可以由正弦波產(chǎn)生模塊、三角波產(chǎn)生模塊、方波產(chǎn)生模塊和輸出波形選擇模塊（ch3a1）。圖是用QuartusⅡ，其中CLK為標(biāo)準(zhǔn)頻率50M輸入，RST為系統(tǒng)復(fù)位鍵，VADD，VDEC為調(diào)節(jié)輸出幅度的二個(gè)按鍵，使用方法是當(dāng)按下VADD時(shí)幅度會(huì)每隔一秒遞增一次，直到最大幅度，當(dāng)按下VDEC時(shí)幅度會(huì)每隔一秒遞減一次，直到最小幅度，PADD，PDEC為調(diào)節(jié)輸出頻率的二個(gè)按鍵，使用方法是當(dāng)按下PVADD時(shí)頻率會(huì)每隔一秒遞增一次，直到最大頻率，當(dāng)按下PDEC時(shí)頻率會(huì)每隔一秒遞減一次，直到最小頻率。將這些數(shù)據(jù)直按送入DAC就能得到所需方波信號(hào)。在這個(gè)仿真波形圖中，可以看到當(dāng)clrn為高電平的時(shí)候，出現(xiàn)一個(gè)clk時(shí)鐘脈沖的上升沿計(jì)數(shù)，從0跳到255，等下一個(gè)脈沖來(lái)臨時(shí)有從255跳到0，依次重復(fù)，如圖所示，波形將以方波的規(guī)律變化。 三角波數(shù)據(jù)產(chǎn)生結(jié)構(gòu)框圖按仿真按鈕可以直接進(jìn)行仿真,提示信息提示你仿真成功之后,可以看到如下的仿真波形, 。產(chǎn)生框圖如圖：CLK為主控模塊提供的頻率信號(hào)，RST為復(fù)位鍵，DATA為產(chǎn)生的波型數(shù)據(jù)信號(hào)。本設(shè)計(jì)用VHDL語(yǔ)言根據(jù)傅立葉函數(shù)采集點(diǎn)進(jìn)行掃描，分別產(chǎn)生正弦波、三角波和矩形波。正弦波形的產(chǎn)生是通過(guò)循環(huán)反復(fù)將存儲(chǔ)器中的64點(diǎn)采樣值通過(guò)DAC0832進(jìn)行還原輸出，得到幅值正比于64點(diǎn)采樣值的正弦波。本設(shè)計(jì)使用了基于Altera公司的FPGA系列，采用Altera公司提供的系統(tǒng)開(kāi)發(fā)工具Quartus II軟件進(jìn)行了系統(tǒng)的設(shè)計(jì)和仿真。作為一名電子專(zhuān)業(yè)的畢業(yè)生，我將會(huì)繼續(xù)在新技術(shù)的道路上不斷鉆研、開(kāi)拓進(jìn)取。USE 。 VDEC :IN STD_LOGIC。 CNT :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。SIGNAL DCNT :STD_LOGIC_VECTOR(7 DOWNTO 0)。 定義一個(gè)1HZ頻率信號(hào)。 RST :IN STD_LOGIC。COMPONENT SOUTPORT( CLK :IN STD_LOGIC。END COMPONENT。 DOUT :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 DATA :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。039。139。 ELSE SELCON=00。END PROCESS。 ELSIF CLK1H39。139。 THEN DIV=DIV1。PROCESS(CLK1H,RST,VADD,VDEC)BEGINIF RST=39。EVENT AND CLK1H=39。 THEN DDATA=DDATA+1。 END IF。039。 ELSIF CLK39。 ELSE DCNT=00000000。END PROCESS。039。139。 ELSE CNT1H=(OTHERS=39。當(dāng)分頻系數(shù)等于24999999時(shí)分頻系數(shù)清零同時(shí)1hz信號(hào)取