【正文】 優(yōu)主要性能如下： 240MHz 的最大樣速度 ； 三路 8位 D/A轉(zhuǎn)換器 SFDR； 當(dāng)時鐘頻率為 50MHZ；輸出為 1MHZ 時， – 70dB； 當(dāng) 時鐘頻率為 140MHZ；輸出為 40HMZ 時， 53dB； 與 RS343A/RS170接口輸出兼容 ； DA 轉(zhuǎn)換器的輸出電流范圍為： 2mA 到 26mA； TTL 兼容輸入 ； 湖南工學(xué)院畢業(yè)設(shè)計 6 單電源 +5V/+ 工作 ； 低功耗（ 3V 時最小值為 30mW ） 。 數(shù)碼管是采用 BCD 編碼顯示數(shù)字，程序編譯容易，資源占用較少，但是顯示的字符較少，且不能顯示漢字。常用的顯示方案有以下幾種。由于 FPGA 是一種高密可編程邏輯 器件，可以滿足題目的要求。 基于以上優(yōu)點我們采用了 FPGA 芯片來實現(xiàn)我們設(shè)計的 DDS. 湖南工學(xué)院畢業(yè)設(shè)計 5 數(shù)據(jù)存儲方案論證 方案一： 將波形數(shù)據(jù)存儲在 EPROM27C512 中，并直接通過單片機軟件掃描的方式將波形沼氣傳輸給 DAC0832 產(chǎn)生波形輸出。 Altera 的 PLD 具有高性能、高集成度和高性價比的優(yōu)點，此外它還提供了功能全面的開發(fā)工具和豐富的 IP 核、宏功能外它還提供了功能全面的開發(fā)工具和豐富的 IP 核、宏功能庫等，因此 Altera 的產(chǎn)品獲得了廣泛的應(yīng)用。 方案三 ： 自行設(shè)計的基于 CPLD/FPGA 芯片的解決方案 DDS 技術(shù)的實現(xiàn)依賴于高速、高性能的數(shù)字器 件。 ML2035 生成的頻率較低（ 0～ 25kHz），一般應(yīng)用于一些需產(chǎn)生的頻率為工頻和音頻的場合。Qualm 公司推出了 DDS 系列 Q2220 、 Q2230 、 Q2334 、 Q2240 、 Q2368 ，其中 Q2368 的時鐘頻率為 130MHz， 分辨率為 ，變頻時間為 s；美國AD 公司也相繼推出了他們的 DDS 系列： AD9850 、 AD9851 、可以實現(xiàn)線性調(diào)頻的 AD9852 、兩路正交輸出的 AD9854 以及以 DDS 為核心的 QPSK 調(diào)制器AD9853 、數(shù)字上變頻器 AD9856 和 AD9857 。 方案三 ：采用直接數(shù)字頻率合成，用 FPGA 器件作為核心控制部件，精度高穩(wěn)定性好，得到波形平滑，特別是由于 FPGA 的高速度，能實現(xiàn)較高頻率的波形。 湖南工學(xué)院畢業(yè)設(shè)計 3 第 2章 設(shè)計方案論證 總體方案論證與比較 方案一 : 采用模擬鎖相環(huán)實現(xiàn) 模擬鎖相環(huán)技術(shù)是一項比 較成熟的技術(shù)。同時對三種波形進行編輯。 湖南工學(xué)院畢業(yè)設(shè)計 2 那么，對于我們來說，信號發(fā)生器的設(shè)計是讓我們掌握并鞏固所學(xué)的知識，提高自己動手能力的一個重要的途徑。但隨著科技的發(fā)展，它的功能也得到了增強，成為 最普通、最基本的，也是應(yīng)用最廣泛的電子儀器之一，幾乎所有的電參量的測量都需要用到多功能信號發(fā)生器。 自 上世紀(jì) 70 年代單片機問世以來，它以其體積小、控制功能齊全、價格低廉等特點贏得了廣泛的好評與應(yīng)用。 90 年代后期，出現(xiàn)了以高級語言描述、系統(tǒng)級仿真和綜合技術(shù)為特征的第三代 EDA 工具，極大地提高了系統(tǒng)設(shè)計的效率，使廣大的電子設(shè)計師開始實現(xiàn)“概念驅(qū)動工程”的夢想。設(shè)計師們擺脫了大量的具體設(shè)計工作，而把精力集中于創(chuàng)造性的方案與概念構(gòu)思上，從而極大地提高了設(shè)計效率，縮短了產(chǎn)品的研制周期。由單片機構(gòu)成的應(yīng)用系統(tǒng)有有體積小、功耗低控制功能強的特點，它用利于產(chǎn)品的小型化、多功能化和智能化 ， 還有助與提高儀表的精度和準(zhǔn)確度，簡化結(jié)構(gòu)、減小體積與重量，便于攜帶與使用，降低成本，增強抗干擾能力，便于增加顯示、報警和診斷功能。 不論是在生產(chǎn)還是在科研與教學(xué)上， 多功能信號源 發(fā)生器都是電子工程師信號仿真實驗的最佳工具。通過對它的設(shè)計，我們的能力可以得到很大的提高，這樣就很利于我們今后自身的發(fā)展。對鍵盤進行掃描判斷，進入相應(yīng)的功能程序。應(yīng)用模擬鎖相環(huán)，可將基準(zhǔn)頻率倍頻，或分頻得到所需的頻率，且調(diào)節(jié)精度可以做到相當(dāng)高、穩(wěn)定性也比較好?？刂粕细奖?，可得到較寬頻率范圍的波形輸出，步進小，外圍電路簡單易實現(xiàn)。 AD 公司的 DDS 系列產(chǎn)品以其較高的性能價格比，目前取得了極為廣泛的應(yīng)用。如用 2 片 ML2035 產(chǎn)生多頻互控信號，并與 AMS3104 （多頻接收芯片）或 ML2031/2032 （音頻檢波器）配合，制作通信系統(tǒng)中的收發(fā)電路等。可編程邏輯器件以其速度高、規(guī)模 大、在線 可編程，以及有強大 EDA 軟件支持等特性，十分適合實現(xiàn) DDS 技術(shù)。雖然有的專用 DDS 芯片的功能也比較多，但控制方式卻是固定的，因此不一定是我們所需要的。這種方法是硬件電路簡單，用通用的單片機最小系統(tǒng)板和一般的 D/A 轉(zhuǎn)換器就可以完成。 綜合各種因素，選擇方案二。 方案一 ：使用液晶顯示屏顯示頻率，幅度和相位以及波的形狀。 根據(jù)以上的論述，采用方案一。 其優(yōu)點就不然而喻。因此我們選則DAC0832 來作為我們的數(shù)模轉(zhuǎn)換芯片。S； COMS 工藝，功耗 20mW。 圖 DAC0832芯片引腳 圖 湖南工學(xué)院畢業(yè)設(shè)計 7 運放的輸出電壓為 : )222(2 0022110 ??????? ???? DDDRRVV nnnnn fR E F ? （ ） 由上式可見，輸出電壓 VO 與輸入的數(shù)字量成正比，這就實現(xiàn)了從數(shù)字量到模擬量的轉(zhuǎn)換。 方案二 ：采用 RC 低通濾波器?？驁D如圖 所示： 湖南工學(xué)院畢業(yè)設(shè)計 8 圖 湖南工學(xué)院畢業(yè)設(shè)計 9 第 3章 工作原理 本設(shè)計以 FPGA 為核心，由外部來實現(xiàn)頻率、相位的預(yù)置和步進，并完成信號的頻率和相位差顯示。由于這些數(shù)據(jù)為數(shù)字量，故再經(jīng) D/A 轉(zhuǎn)換電路將其轉(zhuǎn)換為模擬量，通過低通濾波器濾除階梯即可輸出滿足要求的波形 。設(shè) 計一相位累加器，同時輸出兩路尋址信號（基準(zhǔn)信號的尋址信號以及輸出 信號的尋址信號），對 ROM 表進湖南工學(xué)院畢業(yè)設(shè)計 10 行尋址輸出波形。相位累加器在時鐘 cf 的控制下以步長 K作累加，輸出的 N 位二進制碼與相位控制字 P、波形控制字 W 相加后作為波形 ROM 的地址，對波形 ROM 進行尋址，波形 ROM 輸出 D 位的幅度碼 S（ n）經(jīng) D/A 轉(zhuǎn)換器變成階梯波 S（ t），再經(jīng)過低通濾波器平滑后就可以得到合成的信號波形。 DDS 方程為： ncKff 2/0 ? （ ） 0f 為輸出頻率， cf 為時鐘頻率。 （ 2）累加器 相位累加器由 N位加法器與 N位寄存器級聯(lián)構(gòu)成。當(dāng)相位累加器累加滿量時就會產(chǎn) 生一次溢出，完成一個周期性的動作。由于波形存儲器中的不同波形是分塊存儲的，所以當(dāng)小型控制字改變時，波形存儲器的輸入為改變相位后的地址與波形控制字 W（波形地址）之和，從而使最后輸出技術(shù)的信號產(chǎn)生相移。正弦幅度量化序列 S（ n）經(jīng) D/A 轉(zhuǎn)換后變成了包絡(luò)為正弦波的階梯波 S（ t）。因此，為了取出主頻 0f ，必須在 D/A 轉(zhuǎn)換器的輸出端接入截止頻率為 cf /2 的低通濾波器。隨著可編程器件 (Programmable Logic 圖 DDS實現(xiàn)基本過程 Device， PLD)的出現(xiàn)，使得 DDS 技術(shù)又呈現(xiàn)出一種新的局面，輸出 頻帶得到了極大的提高，系統(tǒng)更容易集成，功耗更小。 下面以正弦信號波形輸出為例說明 DDS 的基本原理。而在后續(xù) D/A 轉(zhuǎn)換輸出波形減去一直流電平，使輸出波形不含直流分量。若采用軟件實現(xiàn)，可調(diào)用高級語言函數(shù)庫，得到量化的波形數(shù)據(jù)。輸出波形如圖 所示。 圖 DA輸出波形 以上為了原理論述簡便，將輸出波形幅度歸一化為 1，并令初試相位為 0，但實際中，需要 控制輸出波形的幅度，這樣就需要進行幅度控制， 在多路輸出時還要對各路輸出的相位差進行控制 。當(dāng)相位累加器位數(shù)很高時，最低輸出頻率可達到 mHz ，甚至更低，可以認(rèn)為 DDS 的最低合成頻率為零湖南工學(xué)院畢業(yè)設(shè)計 16 頻。由 DDS 最低合成頻率接近零頻知，其頻率分辨率可達到零頻。 相位差的分辨率與一個周波采樣點數(shù) M 成反比， MP /360??? () 從上可看出， DDS 技術(shù)可根據(jù)實際需要，對頻率分辨率、幅度分辨率以及相位差分辨率進行靈活控制。而在現(xiàn)代數(shù)字電路，數(shù)據(jù)傳輸延時為 ns 級的頻率轉(zhuǎn)換時間極為短暫。 （ 5） 波形靈活性 湖南工學(xué)院畢業(yè)設(shè)計 17 DDS 技術(shù)的核心是控制尋址的速率，對查找表尋址輸出波形數(shù)據(jù)，只要改變查找表中的波形數(shù)據(jù)即可改變輸出的波形。 DDS 還可靈活輸出多相波形，只需設(shè)計同 樣的查找表，改變其尋址的起始位置，即可輸出多相相位差可編程控制的波形。這樣，就引入了噪聲以及諧波分量。 （ 7） 其它性能 DDS 的其它性能指標(biāo)有易控性、集成度、體積、功耗、穩(wěn)定可靠性以及性價比。 MAX EPF10K10LC844是一種復(fù)雜可編程邏輯器件， IC管腳圖如圖 ，是 84pinPLCC封裝，另外還有其它類型的管腳和封裝，選擇性強，該 IC具有以下主要性能： 1) 嵌入式 FPGA； 2) 提供了集成系統(tǒng)于單個可編程邏輯器件中的性能； 3) 高密度：提供 10000~250000個可用門 ； 4) 6144~409