【正文】 第四、 在完成系統(tǒng)的核心部分設(shè)計之后，對外圍電路的設(shè)計進行了詳細(xì)的 設(shè)計 討論，并給出合適的方案 ，完成總體設(shè)計 。24bit CDquality audio CODEC with linein, lineout, and microphonein jacks 4. 三角波產(chǎn)生模塊： 該信號的產(chǎn)生采用象限控制，利用最高位作為象限控制 位控制三角波的斜升和斜降 。 第三章 基于 FPGA 的 DDS的詳細(xì)設(shè) 計 ___________________________________________________________________________________________ 共 30 頁 第 18 頁 第三章 基于 FPGA 的 DDS 的詳細(xì)設(shè)計 功能定義 及 總體 設(shè)計規(guī)范 ： 設(shè)計一個直接數(shù)字頻率合成 (DDS， Direct Digital Synthesis)函數(shù)信號發(fā)生器 ，DDS 是一種新型的、 把一系列數(shù)字形式的信號通過 DAC 轉(zhuǎn)換成模擬信號的合成技術(shù)， 具有頻率切換時間短，頻率分辨率高，頻率穩(wěn)定度高，輸出信號的頻率和相位可以快速切換，輸出相位可連續(xù)，并且在改變時能夠保持相位的連續(xù)，很容易實現(xiàn)頻率、相位和幅度的數(shù)字控制。仿真就是讓計算機根據(jù)一定的算法和一定的仿真庫對 EDA設(shè)計進行模擬，以驗證設(shè)計，排除錯誤。利用 HDL綜合器對設(shè)計進行綜合 是十分重要的一步，因此綜合過程將軟件設(shè)計的 HDL描述與硬件結(jié)構(gòu)掛鉤，是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟，是文字描述與硬件實現(xiàn)的一座橋梁。設(shè)計人員通過計算機對 HDL 語言進行邏輯仿真和邏輯綜合，方便高效地設(shè)計數(shù)字電路及其產(chǎn)品。 所以，用 FPGA／ PLD 試制樣片，能以最快的速度占領(lǐng)市場。這種芯片受到世界范圍內(nèi)電子工程設(shè)計人員的廣泛關(guān)注和普遍歡 迎。 頻率分辨率為 : f res = f c / 2^N ,由參考時鐘和累加器的位數(shù)決定 ,當(dāng)參考時鐘的頻率越高 ,相位累加器的位數(shù)越高 ,所得到的頻率分辨率就越高。 市場上目前利用專用 DDS芯片開發(fā)的信號源比較多，它們輸出頻率高、波形好、功能也較多，但采用 FPGA設(shè)計的 DDS信號源與之相比較，具有如下優(yōu)勢：專用 DDS芯片實現(xiàn)的信號源需要微控制器的協(xié)助，才能發(fā)揮其優(yōu)勢；而基于 FPGA的DDS信號源，可在一片 FPGA芯片上實現(xiàn)信號源的信號產(chǎn)生和控制，并且只要改變存儲波形信息的 ROM數(shù)據(jù)，就可以靈活地實現(xiàn)任意波形發(fā)生器。當(dāng)頻率控制字由 Kl變?yōu)?K2之后，它是在已有的積累相位 Kl? 上，再每次增加K2? ，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率的瞬間其斜率發(fā)生了突變，因而保持了輸出信號相位的連續(xù)性。 在實現(xiàn)過程中，本設(shè)計選用了 Altera 公司的 EP2C70F896C6N 芯片 作為產(chǎn)生波形數(shù)據(jù)的主芯片，充分利用了該芯片的超大規(guī)模集成性和快速性。 關(guān)鍵詞 直接數(shù)字頻率合成；現(xiàn)場可編程門陣列；函數(shù)波形發(fā)生器 基于 FPGA 的 DDS函數(shù)波形發(fā)生器的設(shè)計 ___________________________________________________________________________________________ 共 30 頁 第 5 頁 DDS of Function Waveform Generator Based On FPGA Abstract Direct Digital Frequency Synthesis (DDS) was advanced rapidly in early 1970s and has been developing owing to its entirely digital structure. The appearance of Field Programmable Gates Array has changed the design method of digital eletronical system and provided a new design model. With the two technologies and the flexible control ability of MCU, Functional Waveform Generator, has been developed. This new signal source can generate high frequency waveform data and also can change parameters of the Functional Waveform Generator. This paper will describe its process and characteristics. The EP2C70F896C6N of Corporation Altera is chosen to do the main digital processing work,which if based on its large scale and high speed. In this design, how to design the FPGA chip and the interface between the FPGA and the control chip is the problem. With the method of software and hardware programming,the design used the software Quartus II and language verilogHDL solves if successfully. In this paper, the principle of DDS and basis of EDA technology is introduced firstly. Then the master chips are introduced. They are the base of the design. The problems met in the design are analyzed and the whole function is partitioned into three parts: master chip and peripheral hardware. Finally the function, performance, realization,and experiment results are introduced in detail through some experiments. The disadvantage and things need to advance are also listed. Through an experiment, it is testified that the design meets the requirement planed and the way to use software and hardware propramming method and DDS thchnology to realize Functional Waveform Generator is available. Keywords DDS； FPGA； Functional Waveform Generator 第一章 緒論 ___________________________________________________________________________________________ 共 30 頁 第 6 頁 第一章 緒論 DDS 的性能介紹 隨著數(shù)字信號理論和超大規(guī)模集成電路 VLSI的發(fā)展，在頻率合成領(lǐng)域誕生了一種革命性的技術(shù)，那就是上世紀(jì)七十年代出現(xiàn)的直接數(shù)字頻率合成 DDS(Direct Digital frequency Synthesis)，它的出現(xiàn)標(biāo)志著頻率合成技術(shù)邁進了第三代。當(dāng)然 DDS技術(shù)也有局限性，主要表現(xiàn)在： (1)輸出頻帶范圍有限 由于 DDS內(nèi)部 DAC和波形存儲器的工作速度限制，使得 DDS輸出的最高頻率有限，目前市場上采用 CMOS、 TTL、 ECL工藝制作的 DDS芯片，工作頻率一般在幾十MHz至 400MHz左右。 正弦波 y = sin (2πx) ,若以 f 量化的量化頻率對其幅度值進行量化 , 一個周期可以得到 M =f 量化個幅度值。因此 ,需要選取合適的參數(shù)和 ROM 壓縮技術(shù) ,在滿足系統(tǒng)性能的前提下使得系統(tǒng)盡量優(yōu)化。連線資源：連接邏輯塊的互連資源； 由于采用 了特殊的三級布線結(jié)構(gòu)，其裸片尺寸大大降低 。 Verilog HDL 語言簡介 Verilog HDL 是目前應(yīng)用最為廣泛的硬件描述語言． Verilog HDL 可以用來進行各種層次的邏輯設(shè)計，也可以進行數(shù)字系統(tǒng)的邏輯綜合， 仿真驗證和時序分析等。原理圖由邏輯器件 (符號 )和連接線構(gòu)成，圖中的邏輯器件可以是 EDA軟件庫中預(yù)制的功能模塊，如與門、非門、或門、觸發(fā)器以及各種 74系列器件功能的宏功能模塊，甚至還有一些類似于口 (Intellectual Property)核的功能塊。 （ 3）適配與仿真 第二章 DDS理論與實現(xiàn)工具 ___________________________________________________________________________________________ 共 30 頁 第 16 頁 適配器 (Fitter)也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件 配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如 JEDEC、 Jam格式的 文件。不經(jīng)歷適配階段，在設(shè)計項目編輯編譯 (或綜合 )后即可進行入門級仿真器進行模擬測試。 主要用 于控制輸出信號的類型、頻率、相位移、縱向偏移和波幅。8Mbyte Flash memory Two 40pin Expansion Headers with diode protection 頂層 設(shè)計描述 1. 頂層模塊圖 D D S _ T O PR E S E T _ NE NC L O C KC T R L _ D D S [ 3 : 0 ]F R E Q U E N S _D D SS K E W _ D D SP H A S E _ D D SA M P L I T U D E_ D D SD D S _ S i g n a l _ G e n e[ 8 : 0 ]D D S _ O U T 圖表 2： DDS頂層模塊圖 第三章 基于 FPGA 的 DDS的詳細(xì)設(shè) 計 ___________________________________________________________________________________________ 共 30 頁 第 21 頁 2. 頂層模塊端口定義 表格 1：頂層模塊端口定義 引腳名稱 類型 編號 功能描述 CLOCK Input PIN_1 系統(tǒng)時鐘（ 50MHz） RESET_N Input PIN_2 全局復(fù)位 低電平復(fù)位 EN Input PIN_3 增量使能端 控制 信號參數(shù)的增減 FREQUENS_DDS Input PIN_4 頻率控制字 SKEW_DDS Input PIN_5 縱向偏移控制字 PHASE_DDS Input PIN_6 相位控制字 AMPLITUDE_DDS Input PIN_7 幅度控制字 DDS_OUT Output PIN_8 信號輸出端 3. 頂層模塊時序圖 圖表 3：頂層模塊時序圖 詳細(xì)設(shè)計描述 1. 時鐘控制模塊 C L K _ I NR E S E TE NC L K _ K E YC L K _ O U TC L K _ D I V 圖表 4：時鐘控制模塊 第三章 基于 FPGA 的 DDS的詳細(xì)設(shè) 計 ___________________________________________________________________________________________ 共 30 頁 第 22 頁 表格 2：時鐘控制模塊端口定義 引腳名稱 類型 編號 功能描述 CLK_IN Input PIN_1 時鐘（ 50MHz） RESET Input PIN_2 復(fù)位 低電平復(fù)位 EN Input PIN_3 增量使能端 控制 參數(shù)的增減 CLK_KEY Input PIN_4 頻率控制字 CLK_OUT Output PIN_5 分頻后頻率輸出 2. 相位控制模塊 P h a s eR E S E TE NC L K _ K E YP H A S E _ I NP H