【正文】 反。U0: SOUT PORT MAP(DCLK,RST,DDATA,DOUT1)。 END ONE。ENTITY FOUT ISPORT( CLK :IN STD_LOGIC。END ENTITY。039。139。END IF。USE 。 DIN :IN STD_LOGIC_VECTOR(7 DOWNTO 0)。SIGNAL CONT:STD_LOGIC。 THENDIV=00000000。EVENT AND CLK=39。 THEN IF DIVDIN THEN DIV=DIV+1。 ELSIF CONT=39。039。END PROCESS。USE 。 DOUT :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。PROCESS(CLK,RST)BEGINIF RST=39。EVENT AND CLK=39。 END IF。正弦波數據產生文件LIBRARY IEEE。ENTITY SIN ISPORT( CLK:IN STD_LOGIC。ARCHITECTURE ONE OF SIN ISSIGNAL CNT0:INTEGER RANGE 0 TO 63。ELSIF CLK39。END IF。 THEN DATA=00000000。when 3 = DATA=10100101。when 7 = DATA=11010010。when 11 = DATA=11110010。when 15 = DATA=11111111。when 19 = DATA=11111001。when 23 = DATA=11100111。when 27 = DATA=11000001。when 31 = DATA=10010010。when 35 = DATA=01011111。when 39 = DATA=00110001。when 43 = DATA=00010000。when 47 = DATA=00000000。when 51 = DATA=00000101。when 55 = DATA=00011101。when 59 = DATA=01000100。when 63 = DATA=01110101。END PROCESS。與此同時也感謝同組做課題設計的同學，在設計過程中，有許多東西我不懂，他們都耐心地給我講解，給予我技術支援，幫助我解決了不少難題。總體電路圖參考文獻[1]朱小斌．電子測量儀器．北京：電子工業(yè)出版社，1996[2]Michael Lauterbach Artpin．任意波形發(fā)生器在通訊測試中的應用．電子產品世界，1997[3]史海明．個人儀器多功能任意波形發(fā)生器的研制．儀表技術，1988[4]林青．DDS在數字調制中的應用．無線電工程，2001[5]張開增，張迎新，王尚忠．高分辨率高穩(wěn)度寬帶函數發(fā)生器的研制．華北工學院學報[6]華清遠見嵌入式培訓中心．FPGA應用開發(fā)入門與典型實例．北京：人民郵電出版社，2008[7]薛剛．基于DDS技術的任意信號發(fā)生器．自動化與儀器儀表，1995[8]陳冠百．鎖相與頻率合成．北京：電子工業(yè)出版社，1995[9]趙新民．智能化儀器設計基礎．哈爾濱：哈爾濱工業(yè)大學出版社，1999[10]歐陽星明．數字邏輯．北京：華中科技大學出版社，2005[11]M．S．高西，K．R．賴克．現代濾波器設計．北京：科學出版社，1989[12]李寧．數字合成信號源及高速數據采集測試平臺的研究．電子科技大學碩士論文，2004[13]賽爾吉爾．佛朗哥．基于運算放大器和模擬集成電路的電路設計．西安：西安交通大學出版社，2004[14]丁士析．模擬濾波器．哈爾濱：哈爾濱工程大學出版社，2004[15]楮振勇，齊亮，田紅心等．FPGA設計及應用．西安：西安電子科技大學出版，2006[16]康光華．電子技術基礎:模擬部分．北京：高等教育出版社，1999[17]吳繼華，王誠．Altera FPGA/CPLD設計高級篇．北京：人民郵電出版社，20056. 致謝辭在這里感謝指導老師李沅給我耐心的指導，在這次設計期間，碰到許多專業(yè)方面的難題，李老師都一一幫我解答，特別在教學繁忙的情況下，還為我們提供了許多寶貴的資料和意見，并幫我們作出了詳細的分析，使我們更加順利地完成此次畢業(yè)設計。END CASE。when 61 = DATA=01011100。when 57 = DATA=00101111。when 53 = DATA=00001110。when 49 = DATA=00000000。when 45 = DATA=00000110。when 41 = DATA=00011111。when 37 = DATA=01000111。when 33 = DATA=01111000。when 29 = DATA=10101010。when 25 = DATA=11010110。when 21 = DATA=11101110。when 17 = DATA=11111110。when 13 = DATA=11111011。when 9 = DATA=11100100。when 5 = DATA=10111101。when 1 = DATA=10001100。///////////////////////////////////////////// 正弦信號數據////////////////////////////////////////////PROCESS(CNT0,RST)BEGINIF RST=39。139。039。 復位鍵 DATA:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) 正弦信號產生數據)。USE 。END PROCESS。 THEN IF DIV11111111 THEN DIV=DIV+1。 THENDIV=00000000。ARCHITECTURE ONE OF JOUT ISSIGNAL DIV :STD_LOGIC_VECTOR(7 DOWNTO 0)。 RST :IN STD_LOGIC。鋸齒波數據產生文件LIBRARY IEEE。 END IF。 THEN IF DIV00000000 THEN DIV=DIV1。139。 THEN IF CONT=39。039。PROCESS(CLK,RST)BEGINIF RST=39。END ENTITY。ENTITY SOUT ISPORT( CLK :IN STD_LOGIC。END ONE。 ELSE DIV=000000。ELSIF CLK39。BEGINDOUT= 00000000 WHEN DIV100000 ELSE DIN。 DIN :IN STD_LOGIC_VECTOR(7 DOWNTO 0)。USE 。U2: JOUT PORT MAP(DCLK,RST,DDATA,DOUT3)。END IF。)。 IF CNT1H1011111010111100000111111 THEN CNT1H=CNT1H+1。ELSIF CLK39。039。 END IF。139。039。END PROCESS。139。 THEN IF VADD=39。 THEN DDATA=00000000。END IF。 ELSIF PDEC=39。139。039。 END IF。139。 ELSIF CLK1H39。BEGINCNT = DOUT0 WHEN SELCON=00 ELSE DOUT1 WHEN SELCON=01 ELSE DOUT2 WHEN SELCON=10 ELSE DOUT3 。COMPONENT SINPORT( CLK :IN STD_LOGIC。 RST :IN STD_LOGIC。 DIN :IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 DOUT :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。SIGNAL SELCON :STD_LOGIC_VECTOR(1 DOWNTO 0)。SIGNAL CNT1H:STD_LOGIC_VECTOR(24 DOWNTO 0)。ARCHITECTURE ONE OF SUN ISSIGNAL DCLK:STD_LOGIC。 PDEC :IN STD_LOGIC。 RST :IN STD_LOGIC。附 錄數字信號發(fā)生器程序主控文件LIBRARY IEEE。但由于設計者能力有限，本系統(tǒng)仍然有著很多可改進的地方，比如可以升級為輸出頻率、幅值可調的波形，或者輸出任意波形以更貼近實際情況。，比較簡單就可以產生，如果最低電壓設為15V，最高是255V，那么根據它的公式255/15=17，每個點的電壓只要依次加17就可以得到，一個波形所以采用簡單的加減算法就可實現 三角波采樣圖5. 設計總結FPGA是當前數字系統(tǒng)設計領域比較火熱的一種工具，它可以大大縮短設計需要的時間，降低成本的同時也提高了系統(tǒng)的穩(wěn)定性。 ，即正弦波幅值采樣存儲和正弦波波形的還原輸出。 正弦波信號仿真在這個仿真圖中，可以看到當clrn為高電平的時候，出現一個clk時鐘脈沖的上升沿開始計數，圖中的數據將根據列表中所查到的數據按照一定的規(guī)律顯示。（3）正弦波數據產生模塊正弦波產生方法是由主控制模塊提供波型頻率，按照主控制模塊的頻率依次從64個已寫好的正弦數據中取值，然后這些數據直按送入DAC就能得到所需正弦波信號。這些數據直按送入DAC就能得到所需三角波信號。 方波數據產生結構框圖方波信號仿真：按仿真按鈕可以直接進行仿真,提示信息提示你仿真成功后。CNT為FPGA產生的8位數字波形數據信號。在芯片里面要處理的就有波形產生器產生相應的數據后輸出8位的數據到數據選擇模塊中,通過按鈕發(fā)出選擇數據的指令,3選1的數據選擇器選擇相應的數據進行輸出,把這些數據輸入D/A模塊中,通過D/A模塊對數據轉換,在它的輸出端就可得到相應的波形。本次設計的數字信號發(fā)生器在QuartusⅡ。如此眾多的設計方法幫助設計者輕松地完成設計輸入。執(zhí)行對應的順序語句，最后結束 CASE語句。二者都屬于流程控制語句。波型頻率幅度的改變可以通過按對應的頻率加按鍵和頻率減鍵，幅度加鍵幅度減鍵。 濾波電路4. 系統(tǒng)軟件設計本設計主要是由FPGA為核心控制一些簡單外圍電路輸出可控的方波、三角波、鋸齒波、正弦波。根據高等數學理論，任何一個滿足一定條件的信號，都可以被看成是由無限個正弦波疊加而成。DAC0832各引腳編號及其作用：① 1號CS引腳：片選信號輸入線，低電平有效；② 2號WR1引腳：為輸入寄存器的寫選通信號；③ 3號AGND引腳：模擬地，模擬信號和基準電源的參考地；④ 47，1316號D0D7引腳：數據輸入線，TLL電平；⑤ 8號V ref引腳：基準電壓輸入（10V～+10V）；⑥ 9號RFB引腳：反饋信號輸入線，芯片內部有反饋電阻；⑦ 10號DGND引腳：數字地；⑧ 11號IOUT1引腳：電流輸出線，