【正文】 60位內(nèi)部 RAM； 5) 低功耗：多數(shù)器件在靜態(tài)模式下電流小于 ； 6) 在 、 ； 7) 高速度： 時鐘鎖定和時鐘自舉選項(xiàng)分別用于減少時鐘延時 /過沖和時鐘倍 頻； 器件內(nèi)建立樹形分布的低失真時鐘； 8)具有快速建立時間和時鐘到輸出延時的外部寄存器； 9) 靈活的互連方式：快速、互連延時可預(yù)測的快速通道（ Fast Track）連續(xù)式布線結(jié)構(gòu)；實(shí)現(xiàn)高速、多輸入（扇入）邏輯功能的專用級聯(lián)鏈； 10） 實(shí)現(xiàn)內(nèi)部三態(tài)的三態(tài)模擬；多達(dá)六個全局的時鐘信號和四個全局清除信號； 11) 支持多電壓 I/O接口； 12) 強(qiáng)大的引腳功能：每個引腳都有一個獨(dú)立的三態(tài)輸出使能控制及漏 極開路配置選項(xiàng)及可編程輸出壓擺率控制； FLEX10KA、 10LE、 10KS器件都支持熱插拔； 13) 多種配置方式：內(nèi)置 JTAG邊界掃描測試電路； 14) 可通過外部 EPROM、智能控制或 JTAG接口實(shí)現(xiàn)在電路重構(gòu)（ ICR）； 15) 封裝形式有 TQFP、 PQFP、 BGA 和 PLCC 等； 湖南工學(xué)院畢業(yè)設(shè)計(jì) 19 16) 一封裝的 FLEX 10K 系列器件的引腳相兼容 [9]。相位寄存器的輸出與加法器的一個輸入端在內(nèi)部相連，加法器的另一個輸入端是外部輸入的頻率控制字K。 湖南工學(xué)院畢業(yè)設(shè)計(jì) 20 N 存 位 相 位儲 器N 位 加 法 器頻 率 控 制 字 K 輸 出 序 列 Nf c 圖 ４ .2相位累加器 EPF10K10LC844 是種功能非常強(qiáng)大是可編程芯片，此次設(shè)計(jì)中我們用它來實(shí)現(xiàn) DDS 功能。 圖 ４ .3 FPGA電路 顯示單元電路 液 晶顯示器以其微功耗、體積小、顯示內(nèi)容豐富、超薄輕巧的諸多優(yōu)點(diǎn) ,在袖珍式儀表和低功耗應(yīng)用系統(tǒng)中得到越來越廣泛的應(yīng)用。當(dāng) RS和 RW共同為低電平時可以寫入指令或者顯示地址 ,當(dāng) RS為低電平 RW為高電平時可以讀忙信號 ,當(dāng) RS為高電平 RW為低電平時可以寫入數(shù)據(jù)。（說明： 1為高電平、 0為低電平 ） 指令 1：清顯示 ,指令碼 01H,光標(biāo)復(fù)位到地址 00H位置 指令 2：光標(biāo)復(fù)位 ,光標(biāo)返回到地址 00H 指令 3：光標(biāo)和顯示模式設(shè)置 I/D：光標(biāo)移動方向 ,高電平右移 ,低電平左移 S:屏幕上所有文字是否左移或者右移。 本次的設(shè)計(jì)中， D/A 轉(zhuǎn)換電路是由 DAC0832芯片和外接運(yùn)算放大器所構(gòu)成的。 其電路如圖４ .4 湖南工學(xué)院畢業(yè)設(shè)計(jì) 23 圖 ４ .４ 數(shù)模轉(zhuǎn)換電路 濾波電路 濾波電路采用二階巴特沃茲低通濾波，截止頻率 f=1/2π 111111 CRCR = ,用 multisim 仿真可以得到截至頻率為 ,200k 內(nèi)波形幅度平緩，可以滿足電路的需要。軟件的主要任務(wù)是在累加器中按輸入的頻率字進(jìn)行循環(huán)累加，將截短后的數(shù)據(jù)與輸入的相位字進(jìn)行累加。然后在MAX+BLUS 軟件中定制一個數(shù)據(jù)位寬和地址位寬為 8 位的 LMP_ROM。 總 程序流程圖見圖 本系統(tǒng)采用 VHDL 語言 ， VHDL 語言的設(shè)計(jì)技術(shù)齊全、方法靈活、支持廣泛。 圖 總 程序流程圖 子程序流程圖 子 程 序 流程圖包括判鍵流程圖和 D/A轉(zhuǎn)換流程圖。用相位累加器的數(shù)據(jù)作為波形存儲器的相位取樣地址，這樣就可把存儲在 ROM 內(nèi)的波形取樣值經(jīng)查找表查出，完成相位到幅值的轉(zhuǎn)換 圖 DDS正弦信號輸出 ROM表仿真圖 DDS 子程序波形圖 圖 是仿真的局部結(jié)果。 圖 主程序波形圖 1 主程序波形圖 2 圖 是主程序波形圖 2。頻率的調(diào)節(jié) 可以通過按鍵設(shè)置。該誤差是 DDS 輸出雜散的主要原因。增加數(shù)據(jù)字長和 D/A 位數(shù)可以減少這種誤差。為減弱這種噪聲，一方面，我們可以選擇紋波小的電源；另一方面，可以通過電源退耦以減小其影響。通過方案論證，采用 直接數(shù)字頻率合成 技術(shù)，經(jīng)過硬件電路設(shè)計(jì)和軟件設(shè)計(jì)，將 DDS 技術(shù)與 FPGA 的項(xiàng)結(jié)合，輸出正弦波、三角波和方波。在整個設(shè)計(jì)和制作的過程中，我遇到了各種難題 ,通過查閱資料 ,問題一步步地得到了解決 ,同時我也深刻體會到了所學(xué)理論知識的重要性 ,以及理論知識與實(shí)際操作相結(jié)合的重要性。 隨著論文的完成，我也即將結(jié)束我三年的大學(xué)生活，三 年的時光給我留下了很多美好的回憶。也開始思考自己的人生，開始對自己的人生進(jìn)行規(guī)劃。 湖南工學(xué)院畢業(yè)設(shè)計(jì) 36 附錄一 元器件明細(xì)表 元件名稱 型號 數(shù)量 FPGA EPF10K10LC844 1 液晶 LCD DM162 1 電位器 10K 1 按鍵 4 DA轉(zhuǎn)換芯片 DAC0832 2 運(yùn)放 μ 741 3 穩(wěn)壓管 1 電阻 1K 2 電容 101 2 湖南工學(xué)院畢業(yè)設(shè)計(jì) 37 附錄二 原理圖及印制板圖 1 原理圖 附圖 1 電路原理圖 湖南工學(xué)院畢業(yè)設(shè)計(jì) 38 2 印制電路圖 附圖 2 雙 DA電路 附圖 3 FPGA主控部分 。在以后的工作中，我會更加的努力，向著自己的目標(biāo)前進(jìn)。三 年的生活，無論是學(xué)習(xí)，還是生活我都成長了許多。感謝 雷 老師在設(shè)計(jì)過程中給予的無微不至的關(guān)懷和照顧，設(shè)計(jì)的完 成凝結(jié)了老師的心血和汗水。 用 FPGA 實(shí)現(xiàn) DDS 調(diào)頻信號電路較專用 DDS 芯片更為靈活，只要改變 FPGA中的數(shù)據(jù)和控制參數(shù)就可以了。盡管上述誤差是不可避免的，但是合理地選取各器件參數(shù)，選擇紋波較小的電源，合適的 D/A 變換器，并通過低通濾波器來平滑階梯波， 最后所得到的波形基本可以滿足題目的 要求。設(shè)計(jì)時須對 DAC 進(jìn)行合理選擇，盡 量減小這種誤差。由于輸出波形是通過一系列有限的離散采樣點(diǎn)表示的，這就不可進(jìn)免地引入了相位誤差，增加采樣點(diǎn)數(shù)可以減少這種誤差。 湖南工學(xué)院畢業(yè)設(shè)計(jì) 31 表 系統(tǒng)測量數(shù)據(jù)表 ff(1~~1024) 理論值 (Hz) 實(shí)測值 (Hz) 誤差 (%) 50 100 200 250 350 400 500 650 850 相位誤差 (1) 相位量化引起的誤差。 湖南工學(xué)院畢業(yè)設(shè)計(jì) 29 圖 主程序波形圖 2 湖南工學(xué)院畢業(yè)設(shè)計(jì) 30 第 7 章 系統(tǒng)調(diào)試 及 誤差分析 系統(tǒng)調(diào) 試 調(diào) 試儀器如表 表 測試使用的儀器設(shè)備 序號 名稱、型號、規(guī)格 數(shù)量 備注 1 頻率發(fā)生器： GFG8216A 1 南京無線電儀器廠 2 YB4365 雙蹤示波器 1 江蘇揚(yáng)中電子儀器廠 3 UNIT數(shù)字萬用表 1 勝利公司 4 直流電壓源 DF1731SC2A 1 寧波中策電子有限公司 波形輸出圖如圖 所示。 湖南工學(xué)院畢業(yè)設(shè)計(jì) 28 圖 子程序仿真圖 主程序波形圖 1 圖 1。相位累加器在每一個時鐘脈沖輸入時，把頻率控制字加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位。 VHDL 在描述數(shù)字系統(tǒng)時，可以使用前后一致的語義和語法跨越多層次，并且使用跨越多個級別的混合描述模擬該系統(tǒng)。 然后是主程序的設(shè)計(jì)，為了將 32 位的頻率字和 8位的相位字送到 FPGA 中，以及能得到不同的波型。正弦 ROM 表的設(shè)計(jì)只本設(shè)計(jì)的一個重 點(diǎn)部分。 圖 ４ .５ 二階有源濾波 電路 湖南工學(xué)院畢業(yè)設(shè)計(jì) 24 第 5 章 軟件設(shè)計(jì) VHDL 程序設(shè)計(jì) 系統(tǒng)軟件的主要任務(wù)是：將 送入 的 頻率、相位差控制字， 控制輸出波形種類進(jìn)行處理得到三種不同的波型，頻率和相位差。其中，雙緩沖方式是指內(nèi)部的兩寄存器工作在輸入鎖存狀態(tài)；單緩沖方式是指一級鎖存器鎖存，另一級鎖存器直通；完全直通方式是指兩級寄存器都工作在直通狀態(tài)，它們的輸出數(shù)據(jù)都隨輸入數(shù)據(jù)的變化而變化。 D：控制整體顯示的開與關(guān) ,高電平表示開顯示 ,低電平表示關(guān)顯示 C：控制光標(biāo)的開與關(guān) ,高電平表示有光標(biāo) ,低電平表示無光標(biāo) B：控制光標(biāo)是否閃爍 ,高電平閃爍 ,低電平不閃爍 指令 5：光標(biāo)或顯示移位 S/C：高電平時移動顯示的文字 ,低電平時移動光標(biāo) 指令 6：功能設(shè)置命令 DL：高電平時為 4位總線 ,低電平時為 8位總線 N：低電平時為單行顯示 ,高電平時雙行顯示 F: 低電平時顯示 5x7的點(diǎn)陣字符 ,高電平時顯示 5x10的點(diǎn)陣字符 指令 7：字符發(fā)生器 RAM地址設(shè)置 湖南工學(xué)院畢業(yè)設(shè)計(jì) 22 指令 8： DDRAM地址設(shè)置 指令 9：讀忙信號和光標(biāo)地址 BF：為忙標(biāo)志位 ,高電平表示忙 ,此時模塊不能接收命令或者數(shù)據(jù) ,如果為低電平表示不忙。 第 7～ 14腳： D0～ D7為 8位雙 向數(shù)據(jù)線。 湖南工學(xué)院畢業(yè)設(shè)計(jì) 21 162采用標(biāo)準(zhǔn)的 14腳接口 ,其中 : 第 1腳： VSS為地電源 第 2腳： VDD接 5V正電源 第 3腳： V0為液晶顯示器對 比度調(diào)整端 ,接正電源時對比度最