【正文】 39G N D I O1 29I/O12G N D I N T84I/O20G N D I N T57I/O90I/O91G N D I N T58V C C I N T25I/O22I/O28I / O31I/O82I/O89I/O99G N D I O1 04I/O13I/O17I/O18I/O19I/O26I/O27I/O29I / O30I/O21I / O32I / O33I / O36I / O37I / O38I / O39I / O51I / O41I / O43I / O44I / O46I / O47I / O48I / O49I/O73I / O59I / O60I / O62I / O63I / O64I / O65I/O80I / O67I/O68I/O69I/O70I/O86I/O87I/O88I/O79I/O97I/O98I/O102I/O118I/O117I/O130I/O131I/O132I/O133I/O135I/O136I/O137I/O138I/O119I/O140I/O120I/O121I/O8CLKUSR7CS143D A T A 11 09D A T A 21 10D A T A 31 11D A T A 41 12D A T A 51 13D A T A 61 14D A T A 71 16DEV_CLRn122DEV_OE128INIT_DONE14I / O42I/O78nCS144nRS141nWS142RDYnBSY11MSEL077MSEL176nCE106nCEO3nCONFIG74nSTATUS35T C K1T D I1 05T D O4T M S34I/O9V C C I N T53I/O100I/O83V C C I N T75G N D I N T1 03G N D I O50G N D I N T16G N D I N T1 27V C C I O5V C C I O1 34V C C I O1 15V C C I O45V C C I O24V C C I N T1 23I/O72V C C I O94V C C I O61V C C I O71I/O92U1E P F 1 0 K 10 T C 14 4 4V C CT C K1GND2T D O3V C C4T M S5NC6NC7NC8T D I9GND10U2J A T GV C CD A T AD A T AV C CD A T A1D C L K2OE3n C S4GND5n C A S C6V C C7V C C8I C 8E P C 1 P C 8V C CV C C V C C12R21k12R31kNC1GND2OUT3V C C4X T A L 1*V C CV C C _I OC L K+ C7I N 026m s b 2 1212 220I N 1272 3192 418I N 2282 582 615I N 312 714l s b 2 817I N 42E O C7I N 53A D D A25I N 64A D D B24A D D C23I N 75A L E22r e f ( )16E N A B L E9S T A R T6r e f ( + )12C L O C K10I C 1A D C 08 0 9123I C 6 A7 4L S 3 2456I C 6 B7 4L S 3 21 2I C 7 A7 4L S 0 43 4I C 7 B7 4L S 0 4/ W R/ R D/ C S 0 80 9AD0AD1AD2AD3AD4AD5AD6AD7AD0AD1AD2AD3AD4AD5AD6AD7A0A1A2A0A1A2E O CC L O C KCLOCKR61 . 5 KR71KR1A2C3I C 5T L 4 3 1+ 12 VR W 12K基準 I1 23 45 67 89 1011 1213 1415 1617 1819 20J M P 1H E A D E R 1 0 X 2V C C/CS7524/WR/CS0809EOC12A?* 圖 7 硬件部分 PCB圖 五、 電路中 延遲帶來的問題和解決方案 1. 硬件延遲帶來的問題及解決方案 硬件不可避免的有延時問題。 2. 串并變換帶來的延時及解決方案 系統(tǒng)設計中比較難的一點就是時延問題，因為在此實驗中要求 PN碼、 Walsh 碼與原輸入信號應該比較嚴格對齊，但是其中的一些時延又是不可避免的。在延時的實現中充分利用 VHDL 中 SIGNAL 的賦值特性（在賦值時都有一定的延時），可很容易實現碼字的順序后延。其他各元件測試過后，對整個系統(tǒng)作整體調試，在系統(tǒng)輸出端口接示波器觀察波形，直至波形與預期結果一致。通過此次設計完成 CDMA 數字基帶收發(fā)系統(tǒng)的過程，我加深了對 CDMA 的擴頻通信技術、碼分多址技術和 CDMA 系統(tǒng)的理解，更深入地將現代數字通信理論知識與工程實際結合起來。我想我得到的并不僅僅是書本上的知識，更是一個人工作研究的心境，態(tài)度，經驗 —— 一個大學本科畢業(yè)生對待自己的專業(yè)，對待自己的工作應該抱著一種態(tài)度；一個人對待專業(yè)知識上的困難，應該如何解決；一個人應該如何面對成功和失??；一個人應該如何與周圍的人進行交流等等 —— 對于我來說，這些都是無價的。 八、 感謝辭 在此次設計當中，我要特別感謝我的指導教師梁文海老師，他一直耐心地指導我的設計，包括編程、畫原理圖和制作硬件，給我提出了很多寶貴的意見和建議 ，使我受益匪淺 。 （ 3） SCODE 為最終輸出串行結果 。 （ 3） SYN_CLK 用來使各分頻時鐘的第一個上升沿對齊，使其同時工作，它是借助與門來實現此功能的。 PLUS：經調制后 4 路信號的求和。 14 （ 3） SCODE 為最終輸出串行結果。 2. 程序功能：控制 A/D 轉換器。 use 。 EOC : in STD_LOGIC。 RD : OUT STD_LOGIC。 CSLCD: OUT STD_LOGIC)。 CSMEM=39。 process(clk1,STEP,EOC,AD) begin IF (CLK1=39。 END IF。RD = 39。 OR EOC。139。139。 OR EOC。 OR EOC。RD = 39。 END CASE。 5. 程序功能：初始化同步（在信息碼時鐘第一個上升沿同時開始工作）。 use 。 16 architecture dec of syn_clk is signal re_clk :bit。039。) then re_clk=39。 end process。 3． 控制時鐘： Walsh 碼時鐘（ 24 分頻）。 entity walsh3 is port(clk : in bit。 architecture rom of walsh3 is signal count : std_logic_vector(1 downto 0)。 then if clr = 39。 elsif count = 11 then wal = 1111。 elsif count = 01 then wal = 1100。 else wal = 1111。 end rom。 library ieee。 clk3:out bit)。 begin if (clk39。139。 elsif count = 10 then count := 00。 else count := count+1。 end process。 3. 控制時鐘：全局時鐘或前級級聯引出時鐘。 entity decimator8 is port(clr,clk:in bit。 begin process(clk,clr) variable count:std_logic_vector(1 downto 0)。) then if clr=39。 count:=11。 end if。 3. 控制時鐘：全局時鐘或前級級聯引出時鐘。 entity decimator32 is port(clr,clk:in bit。 begin process(clk,clr) variable count:std_logic_vector(3 downto 0)。) then if clr=39。 count:=1111。 end if。 end dec。 library ieee。 clr:in bit。 architecture cha of delaym1 is signal tempwal:bit_vector(3 downto 0)。 else if (clk39。 end if。 end cha。 library ieee。 clr:in bit。 architecture cha of delaym2 is signal tempwal:bit_vector(3 downto 0)。 else if (clk39。 end if。 end cha。 library ieee。 clr:in bit。 architecture cha of delaympn is signal tempwal1,tempwal2:bit。039。event and clk=39。 end if。 end cha。 library ieee。 clr:in bit。 architecture cha of delaymwal is signal tempwal1,tempwal2:bit_vector(3 downto 0)。tempwal1=1111。) then tempwal1=walin。 walout=tempwal2。 2. 程序功能： Walsh 碼時鐘延時，補償因并串變換帶來的延時 。 use 。 wal_clk_out:out bit)。139。039。) then tempwal1=wal_clk_in。 wal_clk_out=tempwal2。 2. 程序功能：基帶求和。 use 。 code:out bit_vector(2 downto 0))。