【正文】 0 年代后，隨著電子鎖專用集成電路的出現(xiàn)，電子鎖的體積縮小，可靠性提高，成本較高，是 適合使用在安全性要求較高的場合，且需要有電源提供能量，使用還局限在一定范圍，難以普及，所以對它的研究一直沒有明顯進展。國內(nèi)的不少企業(yè)也引 進了世界上先進的技術，發(fā)展前景非?？捎^?；诂F(xiàn)場可編程邏輯門陣列 FPGA 器件的電子密碼鎖，用 FPGA 器件構造系統(tǒng)，所有算法完全由硬件電路來實現(xiàn)，使得系統(tǒng)的工作可靠性大為提高。設計充分利用了 FPGA 的資源可編程特性，可高效率的對系統(tǒng)進行升級與改進。有必要檢查和修改的地方有 RTL 級描述、系統(tǒng)方案、約束和測試激勵等。 在理論上，把 VLSI(Ultra Large Scale Integration，超大規(guī)模集成電路 )的設計描述為 6 個層次 [1， 2]，即系統(tǒng)級 (系統(tǒng)功能、參數(shù)定義 )、算法級 (描述系統(tǒng)功能行為 )、 RTL級、門級 (邏輯門 )、電 路級 (晶體管 )、版圖級 (物理工藝 )。上述的 FPGA 系統(tǒng)設計中的系統(tǒng)實際上是指系統(tǒng)級和算法級，而 “RTL級描述 ”主要是指 RTL 級行為域的描述。 需要說明的是，系統(tǒng)行為仿真和 RTL 級功能仿真有時要用到某種功能模塊，例如 RAM 模型。解決的方法是系統(tǒng)行為仿真時可以使用高級語言自己建立一個模型或者調(diào)用廠家?guī)熘刑峁┑男袨榧壞Ｐ?，功能仿真時調(diào)用行為級模型，時序仿真時調(diào)用門級模型。 約束：指對邏輯綜合和布局布線時的約束。VHDL 的設計流程如 圖。在其對應的初級設計單元實體說明被編譯并且被并入設計庫之后，它就可以單獨地被并入該設計庫中。 基于 FPGA 的電子密碼鎖設計 7 庫 庫是經(jīng)編譯后的實體、結構體、包集合和配置的集合。 包集合 包集合 屬庫中的一個層次，是一種可編譯的源設計單元。通過配置技術，可以選取多種不同的結構體，以便對 一個設計任務采用仿真工具進行多種配置的性能實驗。邏輯綜合與所使用的邏輯綜合工具有關，由邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的EDIF（ Electronic Design Interchange Format）網(wǎng)表。這是用 VHDL 語言設計基于 FPGA 的電子密碼鎖設計 8 系統(tǒng)硬件的最突出的優(yōu)點。一般包括： ① 實驗或開發(fā)所需的各類基本信號發(fā)生模塊； ② FPGA/CPLD 輸出信息顯示模塊； ③ 監(jiān)控程序模塊； ④ 目標芯片適配座以及上面的 FPGA/CPLD 目標芯片和下載電路。故 NT 應有合理的上限和下限。即： TEN=(NTLt/2n)/x 顯然若使 NT=NTL，則 TrTEN，則使分段隨機試驗不易成功。 其中 a 為基數(shù)， i 為位數(shù)， a 和 i 的選取應該滿足 NT≥NTL ， a=2， 3， 4， 10，基于 FPGA 的電子密碼鎖設計 10 12， 14， 16。 誤碼輸入的保護措施 如前所述，電子密碼鎖的設計應考慮自身的安全保密性，由于編碼和捕捉密碼的實驗都是隨機的，若要使 P=1 NT 趨近于 0，必須采取誤碼輸入的保護措施。 雖然 采用數(shù)字密碼鎖電路的好處是設計簡單 ，但是由于其是純電路實際，在系統(tǒng)運行時，延時會比較嚴重。 方案三： 利用 FPGA 設計電子密碼鎖，其成本低，設計方便（有相應的開發(fā)板），現(xiàn)有資源充足，實現(xiàn)比較容易，更利于系統(tǒng)的維護改進和升級，可靠性更高，更安全。 （ 3）密碼更改：按下此鍵時會將目前的數(shù)字設定成新的密碼。 F P G A 控制 模 塊12 3 45 6 7890 * 確 定密 碼清 除上 鎖解 鎖揚 聲 器 圖 電子密碼 鎖 外觀 圖 上圖為在實驗開發(fā)板上實現(xiàn)，使用開發(fā)板有十六個按鍵，分別對應數(shù)字 0 到 9和各個功能鍵， LED 顯示為開發(fā)板上數(shù)碼管顯示。 數(shù)字電子密碼鎖的顯示信息電路可采用 LED 數(shù)碼管顯示和液晶屏幕顯示兩種。圖 為數(shù)字電子密碼鎖系統(tǒng)總體框圖。開發(fā)板鍵盤具有低成本、可靠性高、構成 電路簡單、技術成熟和應用廣泛等特點，因此將其應用到通用電子密碼鎖中還是比較適宜的。如，若選 用七段數(shù)碼管顯示電路，主要將待顯示數(shù)據(jù)的 BCD 碼轉換成數(shù)碼器的七段顯示驅動編碼。圖 是一個 34 矩陣式鍵盤的面板配置圖，其中數(shù)字 0～ 9 作為密碼數(shù)字輸入按鍵， *作為 “上鎖 ”功能按鍵， 作為 “解鎖 /清除 ”功能按鍵。若輸入時鐘為 CLK， N 位計數(shù)器的輸出為 Q[N1..0]，則 Q(0)為 CLK 的 2 分頻脈沖信號， Q(1)為 CLK 的 4 分頻脈沖信號，Q(2)為 CLK 的 8分頻脈沖信號 ……Q(N 1)為 CLK 的 2N分頻脈沖信號； Q(5 DOWNTO 4)取得的是一個脈沖波形序列，其值依 00－ 01－ 10－ 11－ 00－ 01 周期性變化，其變化頻率為 CLK 的 32 分頻。 按鍵輸入 CLK_SCAN: OUT STD_LOGIC_VECTOR (3 DOWNTO 0) 。 數(shù)字輸出標志 FLAG_F: OUT STD_LOGIC 。 如果調(diào)整抽樣頻率 (如圖 所示 )，可以發(fā)現(xiàn)彈跳現(xiàn)象獲得了改善。 彈跳消除電路的實現(xiàn)原理如圖 所示，先將鍵盤的輸入信號 D_IN 做為電路的輸入信號， CLK 是電路的時鐘脈沖信號，也就是取樣信號， D_IN 經(jīng)過兩級 D 觸發(fā)器延時后再使用 RS 觸發(fā)器處理。 (3) 在觸發(fā)器之前，接上 ANDNOT 之后， SR 的組態(tài)如表 所示。 USE 。 END ENTITY DEBOUNCING 。 SIGNAL VCC, INV_D : STD_LOGIC 。139。 U2: DCFQ PORT MAP (CLK = CLK, CLRN = Q0, PRN = VCC, D =VCC , Q = Q1)。 THEN D0 = NOT Q1。 DD0 = D0。 D_OUT = NOT (D1 AND NOT D0)。 USE 。 ARCHITECTURE ART OF DCFQ IS BEGIN PROCESS (CLK, CLRN, PRN) BEGIN IF CLRN=39。 THEN Q=39。 AND PRN=39。 ELSIF CLK39。 END IF 。 掃描電路的作用是用來提供鍵盤掃描信號 (表 中的 KY3～ KY0)的，掃描信號變化的順序依次為 1110－ 1101－ 1011－ 0111－ 1110…… 依序的周而復始。 SIGNAL SEL: STD_LOGIC_VECTOR (3 DOWNTO 0)。 THEN Q = Q+1。 產(chǎn)生鍵掃信號 ***“00011011”, 大約 16 Hz C_DEBOUNCE = Q(1) 。 CLK_DEBOUNCE=C_DEBOUNCE。 譯碼電路 在密碼輸入電路中，按鍵又分為數(shù)字按鍵和文字按鍵，每一個按鍵可能負責不同的功能，例如清除鍵、上鎖鍵和解鎖鍵等。 C 。 THEN CASE Z IS WHEN 11101 = N = 0000 。 3 WHEN 01011 = N = 0100 。 7 WHEN 10101 = N = 1000 。 END IF 。 data_n：數(shù)字輸出端口 ，為數(shù)字的輸出提供信號。 ksrclk：鍵盤輸入采樣時鐘 。 n， f：數(shù)字、功能按鍵譯碼值的寄存器 ，用于存儲數(shù)字、功能按鍵譯碼后的值。 基于 FPGA 的電子密碼鎖設計 23 電子密碼鎖控制模塊 控制鎖的控制模塊是整個電路的控制中心，主要 完成對數(shù)字按鍵輸入和功能按鍵輸入的相應控制。 功能按鍵輸入的響應控制 （ 1）清除鍵：清除所有的輸入數(shù)字 ，即作歸零動作。但是在實際操作中，難免會有按錯鍵的情況發(fā)生，使得 “清除輸入 ”功能是用的機率很高，所以在設計中共設置了兩個功能按鍵，其中 “接觸電鎖 ”和 “清除電鎖 ”共用一個功能按鍵，另一個功能按鍵是 “激活電鎖 ”。 USE 。 FLAG_F: IN STD_LOGIC。 END ENTITY CTRL 。 SIGNAL R1, R0: STD_LOGIC。 THEN R1=R0。 CLR=RR2。 PROCESS(FLAG_N, RST) IS BEGIN IF RST = 39。 ELSE IF FLAG_N39。 DATA_N 。 END IF 。EVENT AND CLK = 39。 THEN 上鎖控制信號有效 REG = ACC 。 QB = 39。 THEN 開鎖控制信號有效 IF REG = ACC THEN 密碼核對 QA= 39。 。 。 END IF。 輸出上鎖 /開鎖控制信號 ENLOCK = QA AND NOT QB 。 圖 密碼鎖控制電路仿真結果圖 基于 FPGA 的電子密碼鎖設計 27 接 通 電 源初 始 狀 態(tài)數(shù) 字 鍵 輸 入D A T A _ NK S R C L KM I M A I N功 能 鍵 輸 入D A T A _ FF L A G _ F錯 誤 狀 態(tài)報 警 狀 態(tài)萬 能 密 碼, C Q D ’ E V E N TA N D C Q D = 0D A T A _ F = ” 0 1 0 0” S E T I N = 0O L D = 0A C C 不 等 于R E GA C C = R E GF L A G _ ND A T A _ F = ” 0 00 1 ”Y E SN OY E S Y E SY E S解 鎖 狀 態(tài)E N L O C KY E SN ON ON ON OA C C = 1 0 0 1 1 0 01 1 0 0 1 1 0 0 1 S E T I N設 置 、 清 楚密 碼Y E SN O 圖 控制模塊的 ASM 圖 的實現(xiàn) 生成符號圖 dat a_n[ 3. .0]dat a_f [3. .0]f lag_nf lag_fk s rc lkm im ains et inoldenloc kdat a_bc d[ 15. .0]c trlins t 基于 FPGA 的電子密碼鎖設計 28 圖 控制模塊電路符號圖 模塊外部信號端口： data_n：數(shù)字輸入端口 ，用于提供數(shù)字輸入信號。 ksrclk:鍵盤輸入采樣 時鐘 ，用于提供鍵盤輸入的采樣時鐘。 setin:密碼設定標志 ，提供密碼設置信號。分段式顯示器由 7條線段圍成 8型，每一段包含一個發(fā)光二極管，外加正向電壓時二極管導通，發(fā)出清晰的光，有紅、黃、綠等色。若用它驅動共陰極 LED 數(shù)碼管，則輸出應為高有效，即輸出高 1 時，相應 顯示段發(fā)光。 USE 。 ARCHITECTURE one OF DECL7S IS BEGIN PROCESS( A ) BEGIN CASE A IS WHEN 0000 = LED7S =0111111 。 WHEN 0100 = LED7S =1100110 。 WHEN 1000 = LED7S =1111111 。 WHEN 1100 = LED7S =01。 WHEN 1010 = LED7S =1110111 。 WHEN 0110 = LED7S =1111101 。 WHEN 0010 = LED7S =1011011 。 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) 。同理，根據(jù)組成 0~9這 10 個字形的要求可以列出 8421BCD 七段譯碼器的真值表，見表 。 圖 左邊右邊是共陰式和共陽式 LED數(shù)碼管的原理圖，以及共陰式的連接法和驅動原理。 模塊內(nèi)部信號： acc：暫存鍵盤輸入信息 reg：密碼存儲位置 電子密碼鎖顯示模塊 數(shù)字 顯示主要由 LED數(shù)碼管實現(xiàn)。 data_bcd：按鍵顯示輸出端口 ，用于提供按鍵顯示輸出信號。 flag_n：數(shù)字輸入標志 ，用于識別數(shù)字是否輸入。 END ARCHITECTURE ART。 END PROCESS 。139。 ELSIF ACC = 1000100010001000 THEN 設置 “8888”為萬用密碼 QA = 39。 QB = 39。 ELSIF DATA_F(0) = 39。139。) THEN IF NC = 4 THEN IF DATA_F(2) = 39。 END BLOCK KEYIN_PROCESS 。 END IF。139。 THEN ACC = 0000000000000000 。 按鍵輸入數(shù)據(jù)的存儲、清零進程 KEYIN_PROCESS : BLOCK IS SIGNAL RST, D0, D1: STD_LOGIC 。 END IF。EVE