【正文】 言的功能，整個自頂向下或由底向上的電路設計過程都可以用 VHDL 來完成。 （ 4） VHDL 對設計的描述具有相對獨立性，設計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設計實現(xiàn)的目標器件是什么，而進行獨立的設計。通常 VHDL 文件保存為 .vhd 文件 。在編譯前進行邏輯功能驗證，此時的仿真沒有延時，對于初步的功能檢測非常方便。將源文件調(diào)入邏輯綜合軟件進行綜合 ,即把語言綜合成最簡的布 爾表達式。首先根據(jù)網(wǎng)表文件內(nèi)容和器件結(jié)構(gòu)確定邏輯門的位置，然后再根據(jù)網(wǎng)表提供的門連接關系，把各個門的輸入輸出連接起來，類似于設計 PCB （印刷電路板）時的布局布線工作。如果設計的電路時延滿足要求，則可以進行器件編程（或配置）?；?Quartus II 軟件工具，設計者可以方便地完成數(shù)字系統(tǒng)設計的全過程。 應用 QUASTUS II 的 VHDL 設計 利用 VHDL 完成電路設計，必須借助 EDA 工具綜合器、適配器、時序仿真器和編碼器等工具進行相應的處理，才能最終在硬件上得以實現(xiàn)和測試。 一般，我們以數(shù)字系統(tǒng)實現(xiàn)的功能或算法為依據(jù)來設計數(shù)據(jù)處理子系統(tǒng)。 控制子系統(tǒng)是執(zhí)行數(shù)字系統(tǒng)算法的核心，具有記憶功能，因此它屬于時序系統(tǒng)。 數(shù)字系統(tǒng)的設計方法 數(shù)字系統(tǒng)設計 的方法有很多 ，如模塊設計法、自頂向下設計法和自底向上設計法等。 而基于 EDA 技術的設計方法這是自頂向下進行設計的。自頂向下設計方法的優(yōu)點可以歸納為以下幾點： （ 1） 作為一種模塊化設計方 法，自頂向下的設計方法對設計的描述從上到下、從粗略到詳細，符合常規(guī)的邏輯思維習慣。 當然，針對具體的設計要求，數(shù)字 系統(tǒng)的設計方法會有所不同。系統(tǒng)具有復位功能。 函數(shù)發(fā)生電路模塊 函數(shù)發(fā)生電路要產(chǎn)生六種不同的波形，因此要針對每種波形函數(shù)設計對應 的電路模塊，每個模塊的輸入輸出設置相同，但不同函數(shù)發(fā)生模塊對輸入信號的處理方式是不同的，僅以 遞增斜波函數(shù)發(fā)生電路為例，其模塊 如 右圖 所示 ， 其中， CLK 為輸入時鐘脈沖， CLR 圖 3 為復位清零信號， Q[7… 0]輸出波形函數(shù)。 ENTITY increase IS ——定義實體 PORT( CLK,CLR:IN STD_LOGIC。 BEGIN IF CLR=39。EVENT AND CLK=39。 —— 否則加 1，實現(xiàn)遞增 END IF。 END rtl。 ENTITY decrease IS PORT( CLK,CLR:IN STD_LOGIC。 BEGIN IF CLR=39。EVENT AND CLK=39。 —— 否則減 1，實現(xiàn)遞增 END IF。 END rtl。 ENTITY DELTA IS PORT( CLK ,CLR:IN STD_LOGIC。 VARIABLE TAG:STD_LOGIC。 ELSIF CLK39。039。 ——下一個時鐘周期開始減法計數(shù) ELSE TMP:=TMP+1。039。 END IF。 梯形波函數(shù)發(fā)生模塊的 VHDL語言： LIBRARY IEEE。 Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 BEGIN IF CLR=39。EVENT AND CLK=39。 THEN IF TMP=11111111 THEN TMP:=00000000。 —— 實現(xiàn)梯行波 TAG:=39。039。 END PROCESS。 USE 。 END SIN。 THEN ——復位清零 Q=00000000。THEN IF TMP=63 THEN TMP:=0。 WHEN 1=Q=conv_std_logic_vector(254,8)。 WHEN 5=Q=conv_std_logic_vector(239,8)。 WHEN 9=Q=conv_std_logic_vector(207,8)。 WHEN 13=Q=conv_std_logic_vector(162,8)。 WHEN 17=Q=conv_std_logic_vector(112,8)。 WHEN 21=Q=conv_std_logic_vector(64,8)。 WHEN 25=Q=conv_std_logic_vector(26,8)。 WHEN 29=Q=conv_std_logic_vector(4,8)。 WHEN 33=Q=conv_std_logic_vector(1,8)。 WHEN 37=Q=conv_std_logic_vector(19,8)。 WHEN 41=Q=conv_std_logic_vector(53,8)。 WHEN 45=Q=conv_std_logic_vector(99,8)。 WHEN 49=Q=conv_std_logic_vector(150,8)。 WHEN 53=Q=conv_std_logic_vector(197,8)。 WHEN 57=Q=conv_std_logic_vector(233,8)。 WHEN 61=Q=conv_std_logic_vector(252,8)。 END CASE 。 方波函數(shù)發(fā)生模塊的 VHDL源程序如下： LIBRARY IEEE。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 BEGIN IF CLR=39。 ELSIF CLK39。 ELSE ——時鐘計數(shù)滿，輸出翻轉(zhuǎn) CNT:=0。 END PROCESS。THEN IF TAG=39。 END IF。 函數(shù)選擇模塊 函數(shù)選擇電路的本質(zhì)是一個簡單的譯碼器模塊。 USE 。 金陵科技學院學士學位論文 5 信號發(fā)生器的簡單設計 過程 17 END selecter。 WHEN 011=Q=D3。 END CASE 。 其中，CLK 為輸入時鐘脈沖，時鐘上升沿有效； CLR 為復位清零信號，當信號高電平有效時，系統(tǒng)即時恢復為初始狀態(tài)；SEL[2… 0]為輸出選擇信號，該信號的不同取值對應遞增斜波、遞減斜波、 三角波、梯形波、正弦波和方波六種不同波形輸出； Q[7… 0]為輸出信號，根據(jù)輸出函數(shù)選擇信號 SEL[]的取值輸出相應的波形。 SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END COMPONENT decrease。 COMPONENT ladder IS PORT( CLK,CLR:IN STD_LOGIC。 Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END COMPONENT square。 END COMPONENT selecter。 SIGNAL D3: STD_LOGIC_VECTOR(7 DOWNTO 0)。 U2: decrease PORT MAP(CLK,CLR,D1)。 U6: square PORT MAP(CLK,CLR,D5)。然而在某些場合，專用的數(shù)字頻率合成芯片在控制方式、置頻速率 等方面與系統(tǒng)的要求差距很大，這時如果用高性能的 FPGA 器件設計符合自己需要的數(shù)字頻率合成器電路就是一個很好的解決方法。頻率累加器對輸入信號進行累加運算，產(chǎn)生頻率控制數(shù)據(jù)（ frequency data 或相位步進量）。 系統(tǒng)設計需求 設計一個正弦信號波形發(fā)生器。 DDS 工作過程為：每次系統(tǒng)時鐘的上升沿到來時，相位累加器（ 24 位）中 的值累加上頻率寄存器（ 12 位）中的值，再用累加器作為地址進行 ROM 查表，查到的值送到 D\A進行轉(zhuǎn)換。 相位累加器的模塊框圖如右圖所示，當時鐘上升沿到來時，執(zhí)行相位累加運算，并輸出控制字。 USE 。 Phase_word : IN STD_LOGIC_VECTOR (11 DOWNTO 0)。 BEGIN line : PROCESS (clk,Pulse_Enb) BEGIN IF (clk39。139。039。)。 END ARCHITECTURE rt1。 USE 。系統(tǒng)時鐘 sys_rst : IN STD_LOGIC。 END ENTITY Pulse_Generater。 signal current_state:states:=st0。 SIGNAL count : STD_LOGIC_VECTOR (31 DOWNTO 0)。 end if。pulse_c=39。 if(pulse_width=pulse_rfp) then next_state=st1。 end if。 else next_state=st2。
。 when others= next_state=st0。039。 else next_state=st1。 when st1 = pulse_c=39。 end process。 if(count=pulse_rfp) then count = conv_std_logic_vector(1,32)。 signal clr : std_logic:=39。139。脈沖重頻 pulse_width : IN STD_LOGIC_VECTOR (31 DOWNTO 0)。 USE 。 脈沖產(chǎn)生模塊的框圖如 下圖所示： 根據(jù)設置的脈沖寬度和 脈重復頻率來產(chǎn)生占空比可調(diào)的脈沖。 END IF。 Control_word_s = (others=39。 Control_word = Control_word_s + Phase_word。139。 END ENTITY controlword。 Pulse_Enb : IN STD_LOGIC。 USE 。 主要設計模塊及程序 相位累加器 相位累加器是 DDS 最基本的組成部分，用于實現(xiàn)相位的累加并存儲其累加結(jié)果。 系統(tǒng)設計方案 DDS 是數(shù)字式的頻率合成器，數(shù)字式頻率合成器要產(chǎn)生一個 sinwt 的正 弦信號的方法是：在每次系統(tǒng)時鐘的觸發(fā)沿到來時，輸出 相應相位的幅度值，每次相位的增值為 WT(T金陵科技學院學士學位論文 6 直接數(shù)字頻率合成器 21 為系統(tǒng)時鐘周期 )。幅度 /相位轉(zhuǎn)換電路實質(zhì)上是一個波形寄存器，以供查表使用。 DDS 的工作原理是以數(shù)控振蕩器的方式產(chǎn)生頻率、相位可控制的正弦波。 END rtl。 U4: ladder PORT MAP(CLK,CLR,D3)。 SIGNAL D5: STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL D1: STD_LOGIC_VECTOR(7 DOWNTO 0)。 D0,D1,D2,D3,D4,D5:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 COMPONENT square IS PORT( CLK,CLR:IN STD_LOGIC。 END COMPONENT ladder。 Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 COMPONENT decrease IS PORT( CLK,CLR:IN STD_LOGIC。 END top。 USE 。 END rtl。 WHEN 101=Q=D5。 WHEN 001=Q=D1?！x選擇信號 圖 4 D0,D1,D3,D4,D5:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。其中 SEL[2… 0]為輸出函數(shù)選擇信