【導(dǎo)讀】基于FPGA的DDS函數(shù)波形發(fā)生器的設(shè)計(jì)。版本日期描述作者。DDS需求分析及總體結(jié)構(gòu)圖設(shè)計(jì)規(guī)范。總體模塊架構(gòu)及仿真。D/A轉(zhuǎn)換電路、濾波電路設(shè)計(jì)與電路組裝調(diào)試。設(shè)計(jì)綜合與板級調(diào)試。設(shè)計(jì)最終測試及優(yōu)化

　　

【正文】 ut PIN_1 時(shí)鐘（ 50MHz） RESET Input PIN_2 復(fù)位 低電平復(fù)位 EN Input PIN_3 增量使能端 控制 參數(shù)的增減 CLK_KEY Input PIN_4 頻率控制字 CLK_OUT Output PIN_5 分頻后頻率輸出 2. 相位控制模塊 P h a s eR E S E TE NC L K _ K E YP H A S E _ I NP H A S E _ O U T[ 8 : 0 ][ 8 : 0 ] 圖表 5：相位控制模塊 表格 3：相位控制模塊端口定義 引腳名稱 類型 編號(hào) 功能描述 RESET Input PIN_1 復(fù)位 低電平復(fù)位 EN Input PIN_2 增量使能端 控制參數(shù)的增減 CLK_KEY Input PIN_3 相位控制字 PHASE_IN Input PIN_4 信號(hào)數(shù)據(jù)輸入端 PHASE Output PIN_5 移相后數(shù)據(jù)輸出 3. 偏移控制 第三章 基于 FPGA 的 DDS的詳細(xì)設(shè) 計(jì) ___________________________________________________________________________________________ 共 30 頁 第 23 頁 S k e w _ YR E S E TE NC L K _ K E YI N _ AO U T[ 8 : 0 ][ 8 : 0 ] 圖表 6：偏移控制模塊 表格 4：偏移控制模塊 端口定義 引腳名稱 類型 編號(hào) 功能描述 RESET Input PIN_1 復(fù)位 低電平復(fù)位 EN Input PIN_2 增量使能端 控制參數(shù)的增減 CLK_KEY Input PIN_3 偏移控制字 IN_A Input PIN_4 信號(hào)數(shù)據(jù)輸入端 OUT Output PIN_5 偏移后數(shù)據(jù)輸出 4. 波幅控制 A m p l i t u d e[ 1 1 : 0 ][ 8 : 0 ]R E S E TE NC L K _ K E YI NO U T 圖表 7：波幅控制模塊 第三章 基于 FPGA 的 DDS的詳細(xì)設(shè) 計(jì) ___________________________________________________________________________________________ 共 30 頁 第 24 頁 表格 5：波幅控制模塊端口定義 引腳名稱 類型 編號(hào) 功能描述 RESET Input PIN_1 復(fù)位 低電平復(fù)位 EN Input PIN_2 增量使能端 控制參數(shù)的增減 CLK_KEY Input PIN_3 偏移控制字 IN_A Input PIN_4 信號(hào)數(shù)據(jù)輸入端 OUT Output PIN_5 波幅變化后數(shù)據(jù)輸出 5. 波形 ROM 定制 圖表 8：正弦波形 ROM 定制 6. 波形數(shù)據(jù)產(chǎn)生模塊 D D S _ D A T A[ 8 : 0 ][ 3 : 0 ]C L KR E S E TC T R L _ D D SD D S _ D A T A 圖表 9：波形數(shù)據(jù)產(chǎn)生模塊 表格 6：波形數(shù)據(jù)產(chǎn)生模塊端口定義 引腳名稱 類型 編號(hào) 功能描述 CLK Input PIN_1 波形產(chǎn)生時(shí)鐘控制輸入端 RESET Input PIN_2 復(fù)位 低電 平復(fù)位 CTRL_DDS Input PIN_3 波形輸出類型控制端口 DDS_DATA Output PIN_4 波形數(shù)據(jù)輸出端口 第三章 基于 FPGA 的 DDS的詳細(xì)設(shè) 計(jì) ___________________________________________________________________________________________ 共 30 頁 第 25 頁 7. 詳細(xì)設(shè)計(jì)總體原理框圖 CTRLC T R L _ D D SR E S E TC L KC L K _ D I VD D S _D A T AE NF R E Q U E N S _D D SS K E W _D D SP H A S E _D D SA M P L I T UD E _ D D SMUXP h a s eS k e w _ YA m p l i t u d eDATAREGD / AD A T A _ O U T 圖表 10：詳細(xì)設(shè)計(jì)總體原理框圖 第四章 DDS設(shè)計(jì)的驗(yàn)證與實(shí)現(xiàn) ___________________________________________________________________________________________ 共 30 頁 第 26 頁 第四章 DDS 設(shè)計(jì)的驗(yàn)證與實(shí)現(xiàn) DDS 設(shè)計(jì)的仿真 圖表 11： DDS方波產(chǎn)生仿真波形 圖表 12： DDS正弦波產(chǎn)生仿真波形 第四章 DDS設(shè)計(jì)的驗(yàn)證與實(shí)現(xiàn) ___________________________________________________________________________________________ 共 30 頁 第 27 頁 圖表 13： DDS鋸齒波產(chǎn)生仿真波形 圖表 14： DDS三角波產(chǎn)生仿真波形 第四章 DDS設(shè)計(jì)的驗(yàn)證與實(shí)現(xiàn) ___________________________________________________________________________________________ 共 30 頁 第 28 頁 DDS 設(shè)計(jì)的綜合 圖表 15： DDS系統(tǒng)綜合電路網(wǎng)表 DDS 設(shè)計(jì)結(jié)果分析報(bào)告 圖表 16： DDS綜合分析報(bào)告 DDS 邏輯分 析儀（ Signal Tap II）測試結(jié)果 圖表 17：三角波測試 第四章 DDS設(shè)計(jì)的驗(yàn)證與實(shí)現(xiàn) ___________________________________________________________________________________________ 共 30 頁 第 29 頁 圖表 18：方波測試 圖表 19：正弦波測試 圖表 20：鋸齒波第五章 總結(jié)與展望 ___________________________________________________________________________________________ 共 30 頁 第 30 頁 第五章 總結(jié)與展望 總結(jié) 頻率源是電子系統(tǒng)的核心，現(xiàn)代雷達(dá)系統(tǒng)、現(xiàn)代通信系統(tǒng)和電子對抗系統(tǒng)對頻率源提出越來越高的要求，因此世界各國都十分重視頻率合成技術(shù)的研究。 直接數(shù)字頻率合成是 繼直接模擬頻率合成技術(shù)和鎖相環(huán)式頻率合成技術(shù)之后的第三代頻率合成技術(shù)，具有頻率分辨率高、頻率切換速度快、相位噪聲低、頻率穩(wěn)定度高和全數(shù)字化等優(yōu)點(diǎn)。本文在前人的基礎(chǔ)上，對直接數(shù)字頻率合成技術(shù)進(jìn)行比較深入 的研究，并在理論研究的基礎(chǔ)上進(jìn)行了基于 FPGA的 DDS信號(hào)源的設(shè)計(jì)和實(shí)現(xiàn)。 回顧前面四 章的介紹，可以歸納為以下幾點(diǎn)： 第一、 闡述了本課題的研究背景，分析了頻率合成技術(shù)目前的現(xiàn)狀，探討了利用FPGA實(shí)現(xiàn) DDS的意義。 第二、 介紹了利用可編程器件實(shí)現(xiàn) DDS的技術(shù)關(guān)鍵，包括 DDS的基本理論，系統(tǒng)性能等以及 FPGA的 基礎(chǔ)知識(shí)如結(jié)構(gòu)特點(diǎn)、開發(fā)流程、使用工具等。 第三、 介紹了利用現(xiàn)場可編程邏輯門陣列 FPGA實(shí)現(xiàn)直接數(shù)字頻率合成 (DDS)的原理、電路結(jié)構(gòu)、優(yōu)化方法等。重點(diǎn)介紹 DDS技術(shù)在 FPGA中的實(shí)現(xiàn)方法 。 第四、 在完成系統(tǒng)的核心部分設(shè)計(jì)之后，對外圍電路的設(shè)計(jì)進(jìn)行了詳細(xì)的 設(shè)計(jì) 討論，并給出合適的方案 ，完成總體設(shè)計(jì) 。 給出 前期仿真、測試、綜合及資源分析報(bào)告。 展望 盡管頻率合成技術(shù)已經(jīng)經(jīng)歷了大半個(gè)世紀(jì)的發(fā)展史，但直到今天，人們對它的研究仍然在繼續(xù)?，F(xiàn)在，我們可以開發(fā)出輸出頻率高達(dá) 1G的 DDS系統(tǒng)，已能滿足絕大多數(shù)頻率 源的要求，集成 DDS產(chǎn)品的信噪比也可達(dá)到 75dB以上，已達(dá)到鎖相頻率合成的一般水平。電子技術(shù)的發(fā)展已進(jìn)入數(shù)字時(shí)代，模擬信號(hào)數(shù)字化的方法也是目前一個(gè)熱門研究課題，高速 AD、 DA器件在通信、廣播電視等領(lǐng)域的應(yīng)用越來越廣泛。本次設(shè)計(jì)完成了軟件仿真和硬件實(shí)現(xiàn)，對設(shè)計(jì)原理和設(shè)計(jì)結(jié)果進(jìn)行了一定的理論分析，在一定的頻率范圍內(nèi)設(shè)計(jì)結(jié)果與理論值基本符號(hào)，達(dá)到了設(shè)計(jì)指標(biāo)的要求。限于本人的水平和實(shí)現(xiàn)條件，此次設(shè)計(jì)在頻率穩(wěn)定度、最第五章 總結(jié)與展望 ___________________________________________________________________________________________ 共 30 頁 第 31 頁 高輸出頻率、降低雜散等方面仍有 很大的改進(jìn) 空間，今后還需進(jìn)一步提高。 參考文獻(xiàn) ___________________________________________________________________________________________ 共 30 頁 第 32 頁 參考文獻(xiàn) [1] 夏宇聞 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