【正文】 B7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 DB7 0 ↓ 7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 8 ↓ 55 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 56 ↓ 63 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 33 第五章 總體系統(tǒng)設(shè)計(jì)及資源 在 LCD 模塊上顯示 “WELCOME TO DIANX UEYUAN” 和 “GOOD LUCK” 等字符，設(shè)計(jì)一個(gè)頂層模塊然后在其下面建立 3 個(gè)功能獨(dú)立的子模塊， 即分頻模塊、 LCD顯示模塊和執(zhí)行指令模塊。它可以實(shí)現(xiàn)一個(gè)輸出端口，這個(gè)端口能向喇叭輸出聲音信號(hào)。這個(gè)外部輸出接口（ LCD 顯示模塊）就是為了實(shí)現(xiàn)硬件相關(guān)部分設(shè)計(jì)向硬件無(wú)關(guān)設(shè)計(jì)產(chǎn)轉(zhuǎn)變。 設(shè)計(jì)的關(guān)鍵是 LCD 顯示模塊。 DDRAM 地址表 CS1=1 CS2=1 Y= 0 1 。 GDM12864A 將顯示存儲(chǔ)器分成 8 頁(yè)，指令代碼中 P2～ PO就是要確定當(dāng)前所要選擇的頁(yè)面地址，取值 范圍為0～ 7H，代表第 l～ 8 頁(yè)。 D位為顯示開／關(guān)的控制位。 RESET 表示當(dāng)前 GDM12864A 的工作狀態(tài)，即反映 RST 端的電平狀態(tài)。第一條和第二條指令為顯示狀態(tài)設(shè)置類；其余指令為數(shù)據(jù)讀／寫操作指令。 GDM12864A 的主要特性為： 控制部?jī)?nèi)部有一個(gè)光標(biāo)發(fā)生器。 3)控制部 液晶顯示控制器的控制部是液晶顯示控制器的核心。 2)驅(qū)動(dòng)部 驅(qū)動(dòng)部是液晶顯示控制器與液晶顯示驅(qū)動(dòng)系統(tǒng)的接口。片內(nèi)緩沖量有限，驅(qū)動(dòng)液晶顯示器件的規(guī)模有限，可以說(shuō)比較小。液晶顯示控制器有兩大作用 :其一，控制器是為液晶顯示提供時(shí)號(hào)和顯示數(shù)據(jù) 。北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 24 驅(qū)動(dòng)器主要分驅(qū)動(dòng)電路和邏輯電路兩部分，驅(qū)動(dòng)電路部分是由兩組“開電路組成，完成液晶驅(qū)動(dòng)功能。行掃描時(shí)逐行順序進(jìn)行的，循環(huán)周期很短，使得液晶顯示屏上呈現(xiàn)穩(wěn)定的圖果。波圖如圖 322所示 接下來(lái)再來(lái)看看上面的驅(qū)動(dòng)原理在電路上的實(shí)現(xiàn)，這個(gè)還是比較簡(jiǎn)單的，是通過(guò)異或電路的邏輯原理，如圖 323 所示 :我們把異或電路用在一個(gè)液素的驅(qū)動(dòng)上，使用一個(gè)振蕩器通過(guò)分頻器整形產(chǎn)生背電極 BP 的驅(qū)動(dòng)脈沖序列接提供給背電極 BP 上。 雖然 LCD 曾有自身的缺陷，如視角小，對(duì)比度較小等，不過(guò)隨著液晶顯示高技術(shù)的己證實(shí)，隨著液晶材料和工藝技術(shù)的進(jìn)步，新型 LDC 器件正在不斷完善。 ? 計(jì)算機(jī)和存儲(chǔ)設(shè)備 ： 打印機(jī)，存儲(chǔ)服務(wù)類。 . Nios 軟核處理器 簡(jiǎn)單說(shuō)來(lái)， Nios 是一個(gè)處理器的 IP 核， Nios 軟核處理器是一個(gè)基于流水線的精簡(jiǎn)指令集通用微處理器，時(shí)鐘信號(hào)頻率最高可達(dá) 75MHz，其指令集的大部分指令均可在一個(gè)時(shí) 鐘周期內(nèi)完成，它具有以下一些特點(diǎn) [18]: ? 它是一種可配置的 IP核，設(shè)計(jì)者可以通過(guò) SOPC Builder 開發(fā)工具對(duì)其參數(shù)進(jìn)行配置以適應(yīng)不同場(chǎng)合的需要。 ? 另一種方法則需要 Nios 硬件開發(fā)人員在 SOPC Builder 中去掉 GREM Monitor 監(jiān)控程序，并將 Nios CPU 的 reset 地址指向程序在 Flash 存儲(chǔ)器中的地址，然后重新編譯硬件設(shè)計(jì)即可。 1. 調(diào)試代碼 如果在源程序中使用了 printf()函數(shù)輸出調(diào)試信息，那么該調(diào)試信息將被傳送到標(biāo)準(zhǔn)輸出輸入端口（ STDIO）上。 主要步驟為： 1. 獲取目標(biāo) Nios 系統(tǒng)的 SDK 利用 SOPC Builder 創(chuàng)建完成 Nios CPU 之后，就會(huì)在其工作目錄下生成 Nios CPU 系統(tǒng)的 SDK 子目錄。 第二階段 :硬件設(shè)計(jì)階段。然后鎖定端口引腳，啟動(dòng) QuartusII，對(duì)生成的 Nios系統(tǒng)描述文件進(jìn)行綜合、適配和下載 。 . SOPC 概述 Nios 嵌入式 CPU 是一種專門為單芯片可編程系統(tǒng)（ SOPC）設(shè)計(jì)應(yīng)用而優(yōu)化的 CPU 軟核。 II 的設(shè)計(jì)流程 Quartus II 設(shè)計(jì)流程 如下 ： 設(shè)計(jì)輸入：完成期間的硬件描述，包括文本編輯器、塊與符號(hào)編輯器、MegaWizard 插件管理器、約束編輯器和布局編輯器等工具； 綜合：包括分析和綜合器以、輔助工具和 RTL 查看器等工具； 布局連線：將設(shè)計(jì)綜合后的網(wǎng)表文件映射到實(shí)體器件的過(guò)程，包括 Fitter 工具、約束編輯器、布局圖編輯器、芯片編輯器和增量布局連線工具；時(shí)序分析； 仿真： Quartus II 提供了功能仿真和時(shí)序仿真兩種工具； 器件編程與配置：包括四種編程模式，即被動(dòng)串行模式、 JTAG 模式、主動(dòng)串行模式和插座內(nèi)編程模式 [14]。 。 VHDL 的英文全寫是： VHSIC（ Very High Speed Integrated Circuit） Hardware Descriptiong 超高速集成電路硬件描述語(yǔ)言。 FPGA 的編程無(wú)須專用的 FPGA 編程器 ,只須用通用的 EPROM、 PROM 編程器即可。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 功能仿真和時(shí)序仿真。綜合后 HDL 綜合器可生成 ENIF、 XNF 或 VHDL 等格式的網(wǎng)表文件，他們從門級(jí)開始描述了最基本的門電路結(jié)構(gòu)。 適配器的功能是將由綜合器產(chǎn)生的 網(wǎng)表 文件配置與指定的目標(biāo)器件中，產(chǎn)生最終的下載文件，如 JED 文件。 執(zhí)行指令模塊 顯示控制單元實(shí)現(xiàn)采用狀態(tài)機(jī)，將整個(gè) LCD 屏幕刷新一次的控制分為若干單元狀態(tài)。 （ 2）奇數(shù)分頻 與偶數(shù)分頻相同，但是如果要求占空比為 50%，則可以先對(duì)輸入時(shí)鐘的上升沿技計(jì)數(shù)，然后讓一個(gè)內(nèi)部信號(hào)在前一半時(shí) 間里為低電平在后半段時(shí)間里為高電平 ， 同時(shí)對(duì)輸入時(shí)鐘的下降沿進(jìn)行計(jì)數(shù)，讓另一個(gè)內(nèi)部信號(hào)在前一半的時(shí)間里為高電平，后一半時(shí)間里為低電平。采用的是相對(duì)獨(dú)立的 VHDL 語(yǔ)言，便于移植和修改。 而嵌入式計(jì)算機(jī)系統(tǒng)的技術(shù)要求則是對(duì)象的智能化控制能力；技術(shù)發(fā)展方向是與對(duì)象系統(tǒng)密切相關(guān)的嵌入性能、控制能力與控制的可靠性。 與傳統(tǒng)嵌入式系統(tǒng)設(shè)計(jì)不同， Nios 系統(tǒng)的開發(fā)分硬件開發(fā)和軟件開發(fā)兩個(gè)流程， SOPC 是可編程技術(shù)發(fā)展到一定階段的必然產(chǎn)物。 作者簽名： 日期： 年 月 日 學(xué)位論文版權(quán)使用授權(quán)書 本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué) 位論文的規(guī)定，同意學(xué)校保留并向國(guó)家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 北方民族大學(xué) 學(xué)士學(xué)位論文 論文題目 : 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 北方民族大學(xué)教務(wù)處制 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 2 畢業(yè)設(shè)計(jì)（論文）原創(chuàng)性聲明和使用授權(quán)說(shuō)明 原創(chuàng)性聲明 本人鄭重承諾：所呈交的畢業(yè)設(shè)計(jì)（論文），是我個(gè)人在指導(dǎo)教師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。本人完全意識(shí)到本聲明的法律后果由本人承擔(dān)。以FPGA 為硬件編程語(yǔ)言來(lái)實(shí)現(xiàn)的 LCD 控制器，具有易于集成到片上系統(tǒng) 、 方便修改 、 適應(yīng)不同 液晶顯示器的特點(diǎn)。 通用計(jì) 算機(jī)系統(tǒng)的技術(shù)要求是高速、海量的數(shù)值計(jì)算；技術(shù)發(fā)展方向是總線速度的無(wú)限提升，存儲(chǔ)容量的無(wú)限擴(kuò)大。設(shè)計(jì)的頂層模塊將調(diào)用這三個(gè)子模塊來(lái)實(shí)現(xiàn) LCD 顯示控制功能。實(shí)現(xiàn)分頻的方法主要有： （ 1）偶數(shù)分頻 對(duì)時(shí)鐘進(jìn)行偶數(shù)分頻，使占空比達(dá)到 50%很簡(jiǎn)單，只要使用一個(gè)計(jì)數(shù)器，在計(jì)數(shù)器的前一半時(shí)間里，實(shí)輸出電平為高電平，在計(jì)數(shù)的后一半時(shí)間里，使輸出電平為低電平，這樣輸出的時(shí)鐘信號(hào)就是占空比為 50%的時(shí)鐘信號(hào)。寫信息時(shí)為了保證信息的正確顯示，每行都重新確定了 DDRAM 地址，避免液晶自動(dòng)計(jì)數(shù)出現(xiàn)混亂。綜合過(guò)程就是將電路的高級(jí)語(yǔ)言描述轉(zhuǎn)換低級(jí)的、可與目標(biāo)器件FPGA/CPLD 相映射的網(wǎng)表文件 求是科技 [15]。這是將軟件設(shè)計(jì)與硬件的可實(shí)現(xiàn)性掛鉤，是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。適配報(bào)告指明了芯片內(nèi)資源的分配與利用、引腳鎖定、設(shè)計(jì)的布爾方程描述情況。 FPGA 的基本特點(diǎn)主要有： 1）采用 FPGA 設(shè)計(jì) ASIC 電路 ,用戶不需要投片生產(chǎn) ,就能得到合用的芯片。掉電后 ,FPGA 恢復(fù)成白片 ,內(nèi)部邏輯關(guān)系消失 ,因此 ,FPGA 能夠反復(fù)使用。外設(shè)模式可以 將 FPGA 作為微處理器的外設(shè) ,由微處理器對(duì)其編程 [1]。這一步的目的是生成用于燒寫（編程 Programming）的編程文件。 . Quartus II 的應(yīng)用 Quartus II 提供了完全集成且與電路結(jié)構(gòu)無(wú) 關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括： ① 可利用原理圖、結(jié)構(gòu)框圖、 VerilogHDL、 AHDL 和 VHDL 完成電路描述，將其保存為設(shè)計(jì)實(shí)體文件； ② 芯片（電路）平面布局連線編輯； ③ LogicLock 增量設(shè)計(jì)方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或無(wú)影響的后續(xù)模塊； ④ 功能強(qiáng)大的邏輯綜合工具；完備的電路功能仿真與時(shí)序邏輯仿真工具； ⑤ 定時(shí) /時(shí)序分析與關(guān)鍵路徑延時(shí)分析；可使用 SignalTap II 邏輯分析工具進(jìn)行嵌入式的邏輯分析； ⑥ 支持軟件源文件的添加和創(chuàng)建，并將它們鏈 接起來(lái)生成編程文件； ⑦ 使用組合編譯方式可一次完成整體設(shè)計(jì)流程；自動(dòng)定位編譯錯(cuò)誤；高效的期間編程與驗(yàn)證工具； ⑧ 可讀入標(biāo)準(zhǔn)的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件； 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 14 ⑨ 能生成第三方 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 ● 系統(tǒng)級(jí)專用集成電路的實(shí)現(xiàn)有了更多的途徑，即除傳統(tǒng)的 ASIC器件外，還能通過(guò)大規(guī)模 FPGA 等可編程器件來(lái)實(shí)現(xiàn)。接下去是啟動(dòng) SOPC Builder，使之生成用于綜合的硬件語(yǔ)言描述。在設(shè)計(jì)規(guī)劃這一步，就要綜合考慮確定那些功能能用硬件實(shí)現(xiàn)，哪些功能用軟件實(shí)現(xiàn)。首先需要編寫自定義設(shè)備的操作例程，之后是根據(jù)需要進(jìn)行操作系統(tǒng)的移植并編寫相應(yīng)的應(yīng)用代碼，在這部分使用的開發(fā)工具是GNUPro。 Nios 開發(fā)包中的 GERMS 監(jiān)控程序允許用戶運(yùn)行可執(zhí)行代碼，進(jìn)行內(nèi)存讀寫操作，裝載大塊代碼（或數(shù)據(jù)）到內(nèi)存區(qū)，以及 Flash內(nèi)容擦寫操作等。利用srec2flash 命令轉(zhuǎn)換代碼時(shí)還會(huì)附加上一段程序代碼，以保證程序啟動(dòng)時(shí)將程序執(zhí)行代碼裝載到板上 SRAM 中。在這個(gè)階段中會(huì)不斷的重復(fù)第二、三階段的工作，最終使設(shè)計(jì)滿足設(shè)計(jì)目標(biāo)。 ? 汽車電子 ： 軟件無(wú)線電路接收器，遠(yuǎn)程信息處理 /娛樂，網(wǎng)關(guān)控制器。所以液晶顯取代 CRT 是今后的發(fā)展趨勢(shì) [1]。這就是液晶顯示的靜態(tài)驅(qū)動(dòng)方式。 液晶顯示 的動(dòng)態(tài)驅(qū)動(dòng)是循環(huán)的給每行電極施加選擇脈沖，同時(shí)所有列電極該行像素的選擇或非選擇的驅(qū)動(dòng)脈沖，從而實(shí)現(xiàn)某行所有顯示像素的驅(qū)動(dòng)。圍繞著驅(qū)動(dòng)電路，配合與兼容的邏輯電路 — 鎖存器和移位寄存器，構(gòu)成了動(dòng)態(tài)液晶驅(qū)動(dòng)器，如圖 324 所示。 圖 324 液晶動(dòng)態(tài)驅(qū)動(dòng)原理圖 液晶顯示驅(qū)動(dòng)系統(tǒng)常與控制電路等集成為液晶顯示控制器。具有如下的特點(diǎn) :驅(qū)動(dòng)和控制融為一片，集成度高 。液晶控制器內(nèi)部的狀態(tài)寄存器一般都提供一個(gè)“忙”標(biāo)志位，微處理依次讀寫液晶控制器之前都需要先去讀這個(gè)位，判斷液晶控制器是否為“忙”，在液晶控制器不“忙”時(shí)候的時(shí)候才可以對(duì)液晶控制器進(jìn)行讀寫，否則繼續(xù)等待。 上面前 3個(gè)信號(hào)是所有的液晶控制器都必須提供給驅(qū)動(dòng)器的信號(hào)，而 M信號(hào)是所有的驅(qū)動(dòng)器都需要，有些驅(qū)動(dòng)器會(huì)在自己的內(nèi)部產(chǎn)生，不需要液晶控制器 提供?？刂撇窟€控制著光標(biāo)發(fā)生器的工作，包括光標(biāo)的有無(wú)，光標(biāo)的形狀，光標(biāo)閃爍等等 。同時(shí) GDM12864A 配