【正文】 本系統(tǒng)種采用的是第三種方式。 ⑥ 等待 2個時鐘周期后 ，接收器和發(fā)送器就激活了。他是保證示波器能否正常工作的前提。 常州信息職業(yè)技術學院電子與電氣工程學院 畢業(yè)設計論文 30 第 6 章 系統(tǒng)軟件設計 數字存儲示波器的軟件量是比較大的。 MAX6129用于 5V到 3V的轉換， MAX739用于 5V到． 5V的轉換。我們給系統(tǒng)供電只要一個電源就行了。如果是單純的軟件仿真，只能是功能性的驗證作用，就不能夠準確反映程序在 DSP中的運行情況。管理鍵盤等。 8： R讀寫使能信號在 E下降沿，數據被鎖存 (寫 )入 HD61202；在 E高電平期間，數據被讀出。同時它可直接與 51系列微處理器接口相連。 ST39LF/VFl60是一個 1M16的 CMOS多功能程序存儲器， SST39VFl60的編程或擦除操作電源電壓為 。最后就可以在寫時鐘脈沖的作用下，最大、最小值的數據就可以按照一定順序分別從中讀取出來。 ⑥峰值檢測電路 在實際電路設計中， AD采用固定的采樣率，經過 AD轉換后的數據鎖存到鎖存器中。而與存儲器的讀出的速度無關。 triggcr_l里為一個 D觸發(fā)器。由于 AD的采樣時鐘與寫入時鐘同步，轉換后的數據根據寫時鐘寫入到 FIFO中。 ③地址譯碼電路以及存儲空間的分配 C54X系列 DSP存儲器分為三個獨立的空間，他們分別為 64千字的程序空間、64千字的數據空間和 64千字的 I/O空間，其中程序存儲器存放程序代碼以及程序運行過程中需要經常用到的某些常數。同時 FIFO第一個讀出來的數據是就是第一個寫進的數據，這也是它先進先出名字的由來。通過下載電纜編程的串行配置器件用 AS配置方式對 EPlC3T1448C器件進行配置的連接。所以 FPGA上電后，每次都需要重新配置數據。由圖可以看出 FPGA的供電有兩種形式，一種是 ，一種是 。寫時鐘繼續(xù)有效。把數據保存在緩沖區(qū) FIFO中。而是用戶時基的控制是通過時鐘頻率去控制 FIFO的讀寫時鐘來間接的實現不同頻率之間的切換。 常州信息職業(yè)技術學院電子與電氣工程學院 畢業(yè)設計論文 16 圖 56 信號整形電路 電路的保護及濾波處理 由于電路 的某些原因可能導致電路在某個時候電壓出現尖峰，這樣對于模擬開關、放大器、 AD轉換器等就必須進行保護。好在 FPGA中對信號進行頻率測量。 圖 54是衰減 1/10時的 PSPICE仿真結果，由仿真結果可以看出電容、電阻所組成的衰減網絡可以正常實現信號的衰減。多路選擇開關控制被測信號衰減的倍數，最大可以實現 100倍的衰減。由于在衰減過程中，頻率范圍很寬的時候很容易出現畸變，所以通常做衰減網絡的時候采用的是無源電阻、電容網絡。 表 43 所選元件及功能介紹 常州信息職業(yè)技術學院電子與電氣工程學院 畢業(yè)設計論文 12 第 5 章 整個系統(tǒng)硬件 設計 整個系統(tǒng)的關鍵電路其實還是在前端通道、模數轉換這兩塊前端電路的設計，這主要是因為對于一個電路來說，如果信號頻率達到 100M的話，要考慮的因素就會很多，比如如何 去減小電路中數字電路對模擬電路的信號的影響，因為模擬電路它是非常敏感的，一點點干擾就可能會使得被測的信號出現失真，同時對于高頻電路來說，阻抗匹配等因素也是會影響到整個電路的性能。圖中 FLASH模塊的是程序存儲器，即整個系統(tǒng)的軟件都固化在 FLASH中。整個系統(tǒng)的工作流程是這樣的：由上圖也可以看出，要測量的波形經過衰減或者放大電路之后分為二路：一路送整形電路整形之后產生矩形波信號，然后利用 FPGA的測頻電路測量波形的頻率；另外一路送 A/D轉換器進行 AD轉換。 系統(tǒng)的整體設計框圖如圖 42所示。 便攜式數字存儲示波器期望達到的具體設計參數如下： ①帶寬： 100MHZ(重復帶寬 ) ②通道：單通道 ③采樣率： 100MSPS(實時采樣 )； ④垂直分辨率： 8位 ⑤垂直靈敏度： 10mv5v/div ⑥水平靈敏度： ⑦輸入阻抗： 1MΩ ⑧工作模式：自動，單次，常規(guī) ⑨存儲深度： 4KB ⑩顯示： LCD(黑白；整個屏幕 192x64點陣；對比度可調 ) 系統(tǒng)的實現方案 數字存儲示波器的設計方法一般是：信號通過調理電路之后，送到 AD轉換器將被測信號數字化，并將數據存入到存儲器中，在信號出現觸發(fā)脈沖之后，就可以開始顯示數據。 圖 41 系統(tǒng)的整體設計流程 常州信息職業(yè)技術學院電子與電氣工程學院 畢業(yè)設計論文 9 整個系統(tǒng)的性能指標 考慮到同類國產的示波器的性能指標，以及在具體電路中整個系統(tǒng)的實現難9易程度。再然后根據這個系統(tǒng)的性能指標選擇相關的元器件。而 FPGA設計流程的其他步驟基本上由相關工具去完成，因此只要自己設置好相關參數，不要人為干預太多。這里的功能仿真純粹是模擬性質的，不會設計的任何具體器件的硬件特性。 開發(fā)流程圖 31所示： 圖 31 DSP的開發(fā)流程 FPGA 的開發(fā)過程與應用 隨著現場可編程邏輯器件越來越高的集成度，加上不斷出現的 I/O標準、嵌入功能、高級時鐘管理的支持，使得現場可編程邏輯器越來越廣泛。而 沒有操作系統(tǒng)的開發(fā)方式相對來說可能比較復雜一些，需要用戶對 DSP的硬件架構，對 DSP的外圍電路的驅動等非常熟悉。 80 年代 DSP 產品開始普及，隨著電子技術的高速發(fā)展， 1982 年世界上誕生了第一塊 DSP 芯片， 很快 DSP 在語音合成和編碼解碼器中得到廣泛應用。 DSP 處理器的開發(fā)過程和應用 隨著 DSP 應用范圍的擴大、處理能力的加強以及 DSP 更新速度的加快，DSP 處理系統(tǒng)越來越復雜，對設計者來說難度也越來越大，為此有的廠家已產生出一定標準，依據標準來設計生產電路板 的 DSP 處理模塊，同時為這種標準模塊提供豐富的軟件開發(fā)系統(tǒng)和算法庫。圖 22 表數字示波器工作原理框圖。數字存儲示波器主要利用 A/D 轉換技術和數字存儲技術來工作 , 它能迅速捕捉瞬變信號并長期保存。隨后，信號直接到達 CRT的垂直偏轉板。示波器可以分為模擬示波器、數字存儲示波器二類。所以要想在很短的時間來完成它也是不可能的。本文所做的研究工作就是利用這兩款芯片進行數字存儲示波器的研究和設計。但是我國手持數字存儲示波器的生產企業(yè)在其產品的研發(fā)過程中，除了有自己的獨立研發(fā)中心外，同時也與國內高校進行資源整合，例如電子科技大學就通過與企業(yè)合作進行示波器的研發(fā)。同時泰克公司宣布的 DP04000 數字熒光示波器，該系列示波器系列擁有350MHz1GHz 的帶寬，率先提供了突破性的 Wave Inspector 技術。 關鍵詞 ： DSP； FPGA； LCD； 單片機；數字存儲示波器 常州信息職業(yè)技術學院電子與電氣工程學院 畢業(yè)設計論文 ABSTRACT Digital storage oscilloscopes play an important role in the field of instrumentation， it has a wide range of applications， the development of the oscilloscope has a very important theoretical and practical significance． In this paper, we have do a lot of work to the design of digltal storage oscilloscope． The goal is aimed at the development of the repeat 100MHz bandwidth digital storage oscilloscope． Considereing from various aspects， we select DSP,FPGA and microcontroller to design the whole system． The whole system is single channel． The signa that e in from the first frontend have been changed a fit voltage which put into a voltage signal AD． Frontend circmts here mainly are posed of by signal attenuation and signal amplifier circuit． After the frontend,the signals have changes the digital signal the by AD circuit． This data has been sent to FPGA， the data is saved to the FIFO in the FPGA． The main circuit in the FPGA， including FIFO， the trigger system， the peak detection circuit， timeased circuit， and so on． At the same time， the use of FPGA makes the design more flexible， and easier to upgrade， for example， it is possible to expand extemal circuit of oscilloscopes． KEY WORDS： DSP,FPGA， LCD ， microcontroller,digital storage oscilloscope 常州信息職業(yè)技術學院電子與電氣工程學院 畢業(yè)設計論文 1 第 1 章 前言 示波器應用非常廣泛，包括工業(yè)、軍事、科研、教育領域都有很大的應用。本文針對數字存儲示波器的設計進行了深入的研究，旨在研制出 100MHz帶寬的數字存儲示波器。由垂直分辨率大于或等于 32點／ div可失 NA／ D、 D／ A轉換器至少 8位，系統(tǒng)選用 AD976(16位 A／ D 轉換器 )和 AD669(16 位 D／ A轉換器 )，由于受 PLC I／ OH 數量的影響， AD976和 DA669使用其中 13位， RAM選 HM6264(64k)，時鐘采用 125kHz， PLC選用 EPFl0K10LC84— 3。這種設計方案在高速數據采集上具 有很多優(yōu)點，如體積小、功耗低、時鐘頻率高、內部延時小、全部控制邏輯由硬件完成等，另外編程配置靈活、開發(fā)周期短、利用硬件描述語言來編程，可實現程序的并行執(zhí)行，這將會大大提高系統(tǒng)的性能，有利于在系統(tǒng)設計和現場運行后對系統(tǒng)進行修改、調試、升級等。數據的存儲采用雙口 RAM(UT62256)存儲采樣量化后的波形數據，同樣用 FPGA控制 RAM的地址線。數字存儲示波器 (DS0)是模擬示波器技術、數字化測 量技術、計算機技術的綜合產物，它主 要以微處理器、數字存儲器、 A／ D轉換器和 D／ A轉換器為核心，輸入信號首先經 A／ D轉換器轉換成數字信號，然后存儲在 RAM中，需要時再將 RAM中的內容讀出，經 D／ A轉換器恢復為模擬信號顯示在示波器上，或者通過接口與計算機相連對存儲的信號作進一步處理，這樣可大大改進顯示特性，增強功能，便于控制和智能化。將所存儲的信號通過數／模轉換器 AD767轉換，用一臺普通示波器顯示。 ～ 書寫設計說明書 ～ 在指導老師的幫助下進行修改， 進一步完善初稿最終完成設計。然后把 AD轉換 后的數據送到 FPGA中，并把數據保存到 FPGA中的 FIFO中， FPGA中的電路主要包括有FIFO、觸發(fā)系統(tǒng)、峰值檢測、時基電路等。這樣，輸入信號變化，立即就可以看到顯示的變化。面對這樣的行業(yè)需求，所以國內示波器生產企業(yè)把產品性能設定在 20MHz 帶寬、100MSa／ s 采樣率。 FPGA是復雜可編程邏輯器件，它具有速度快、穩(wěn)定性高、設計靈活和價格低廉等許多優(yōu)點 。 本文已經完成了示波器硬件平臺的搭建，對前端模擬電路的某些部分做了一下改進，觸發(fā)電路部分拋棄了傳統(tǒng)的模擬觸發(fā)方式，采用了全數字化的觸發(fā)方式。包括示波器的帶寬、存儲深度，尤其是存儲深度有待進一步提高，同時 DSP的存儲器容量也有待提高。當電子束水平掃過顯示器時，信號的電壓是 電子束發(fā)生上下偏轉，跟蹤波形直接反映到屏幕上。許多快速移動的亮點融合到一起，形成實心的線條。數 字存儲示波器可以采用實時采樣 , 每隔一個采樣周期采樣一次 , 可以觀察非周期信號川。 FPGA的使用非常靈活，同一片 F