【正文】 FSK 調制與解調 FSK 調制方案 使用兩路載波 ，采用鍵控法 進行調制，當基帶信號為 1 時，輸出載波 1，當基帶信號為 0 時，輸出載波 2。具體設計框圖如圖 （ a） ， （ b） ， （ c）所示： 圖 (a) ASK/PSK 調制模塊框圖 正弦載波 二選一選擇鍵 K 基帶信號 ASK/PSK 信號 ASK/PSK調制 43 圖 （ b） ASK 調制框圖（ K=0 時） 圖 （ c） PSK 調制框圖（ K=1 時） ASK/PSK 調制模塊 如圖 ， 模塊由系統(tǒng)時鐘觸發(fā)，包括三個輸入端：選擇開關，正弦載波輸入端，基帶信號輸入端 。反饋移位寄存器序列 是禁止全 0狀態(tài)出現(xiàn)的，因為一旦出現(xiàn)全 0，則以后的序列將恒為 0。它是一種周期序列，其周期不但與移位寄存器的級數(shù)有關，而且與線性反饋邏輯有關。也就是說 ， n級線性移存器序列結構由它的初始狀態(tài)和反饋邏輯完全確定 ， 其最長的可能周期 P =2n — 1,具有這種最長周期的線性移存器序列 ， 簡稱 m序列。有關產(chǎn)生 m序列發(fā)生器的方法很多。 圖 波形存儲模塊實體圖 頂層實體模塊 頂層實體模塊主要實現(xiàn)的功能是對上述模塊的配置以及連線，如圖 所示為該模塊的設計結果。這樣就能從波形存儲器里選擇輸出不同的波形數(shù)據(jù)?？梢姡ㄟ^設定相位累加器位數(shù) N、頻率控制字 M 和基準時鐘的值，就可以產(chǎn)生任一頻率的輸出。 DDS 同 DSP（數(shù)字信號處理）一樣，是一項關鍵的數(shù)字化技術。 若二進制基帶信號的 1 符號對應于載波頻率 f1， 0 符號對應于載波頻率 f2，則二進制移頻鍵控信號的時域表達式 見式 ： 1 0a1 1 0 1 0 0bcde 27 （ ） 調制方式如圖 所示： 圖 FSK 調制框圖 輸入序列為 1001 時，已調 2FSK 的輸出波形如圖 所示，圖中 f1 代表 “ 1” ，f2 代表 “ 0” 。設計電路時，考慮到成本等綜合因素，在 2ASK 系統(tǒng)中很少使用相干解調。如 ifthenelse語句 21 ASK 的調制與解調 振幅鍵控是正弦載波的幅度隨數(shù)字基帶信號而變化的數(shù)字調制。信號說明語句的格式如下： Signal 信號名：數(shù)據(jù)類型 約束條件 =表達式 ； 信號的賦值符號為 “ =” 。通常賦值在程序開始前進行，該值的數(shù)據(jù)類型則在說明語句中指明。結構體對其基本設 計單元的輸入輸出關系可以用 3種方式進行描述，即行為描述（基本設計單元的數(shù)學模型描述）、寄存器傳輸描述（數(shù)據(jù)流描述）和結構描述（邏輯元件連接描述）。 實體中定義了該設計所需的輸入 /輸出信號，信號的輸入 /輸出類型被稱為端口模式，同時實體中還定義他們的數(shù)據(jù)類型。實際中一個庫就對應一個目錄，預編譯程序包的文件就放在此目錄中。 要使用程序包時，可以用 USE語句說明。庫可由用戶生成或芯片制造商提供，以便共享。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風格與句法十分類似于一般的計算機高級語言。 （ 5） 觸發(fā)級別 ： SignalTap II 支持多觸發(fā)級的觸發(fā)方式，最多可支持 10級觸發(fā)。以下描述設置 SignalTap II文件的基本流程： （ 1） 設置采樣時鐘 ： 采樣時鐘決定了顯示信號波形的分辨率，它的頻率要大于被測信號的最高頻率，否則無法正確反映被測信號波形的變化。 SignalTap II嵌入邏輯分析儀集成到 Quartus II 設計軟件中，能夠捕獲和顯示可編程單芯片系統(tǒng)（ SOPC）設計中實時信號的狀態(tài)，這樣開發(fā)者就可以在整個設計過程中以系統(tǒng)級的速度觀察硬件和軟件的交互作用。最后是將下載或配置文件通過編程電纜向 FPGA 或 CPLD 進行下載，以便進行硬件調試和驗證。 Quartus II 可以通過建立和編輯波形文件，來執(zhí)行仿真波形的模擬分析。Quartus II 支持層次化設計，可以在一個新的輸入編輯環(huán)境中調用不同輸入設計方式完成的模塊，從而完成混合輸入設計以發(fā)揮二者各自特色。 Quartus II 的設計流程與過去傳統(tǒng)意義的電子設計大不相同。但是在大型設計中，這種方法的可維護性較差，不利于模塊構造與重用。 Quartus II 提供一個容易適應特定設計所需要的完整的 多平臺設計環(huán)境。 5 第四章結合硬件平臺 進行方案選擇，設計數(shù)字調制 解調系統(tǒng) ，包括程序的編寫及硬件模塊設計 ， 以及 仿真結果 。 4 Altera 也為 Cylcone II 器件客戶提供了 40 多個可定制 IP 核， Altera和 Altera Megafunction 伙伴計劃 (AMPPSM)合作者提供的不同的 IP 核是專為Cyclone II 架構優(yōu)化的，包括： Nios II 嵌 入式處理器； DDR SDRAM 控制器；FFT/IFFT； PCI 編譯器； FIR 編譯器； NCO 編譯器； POSPHY 編譯器； Reed Solomon編譯器； Viterbi 編譯器等。和其他通用 DSP相比， FPGA在處理方式上和設計編程上有很大的區(qū)別，它更 強調數(shù)據(jù)的平行處理和流水線處理并且有更強的靈活性和可編程型，所以 FPGA在定點數(shù)據(jù)處理方面有很大的優(yōu)勢。 二進制數(shù)字調制所用調制信號 由“ 0” 和 “ 1”代表的數(shù)字信號脈沖序列組成?；鶐盘栆话愣及?較低 的頻率 ，甚至是直流的分量，很難通過有限尺寸的天線得到有效輻射，因而無法利用無線信道來直接傳播。 關鍵詞： FPGA, ASK, PSK, FSK Digital modulation and demodulation based on FPGA Abstract This design uses FPGA on EDA technology development platform QuartusⅡ to achieve the generation and the demodulation of three modulation signal—— ASK,FSK,PSK as carrier through sinusoidal system uses the ALTERA pany39?；?FPGA 的數(shù)字調制解調器設計 基于 FPGA的數(shù)字調制解調器設計 摘要 本設計使用 FPGA 在 EDA 技術開發(fā) 軟件 QuartusⅡ 上實現(xiàn)以正弦信號為載波的三種調制信號 ASK、 FSK、 PSK 的 調制 和解調。s DE2 development board,FPGA of Type Cyclone II EP2C35F672C6FPGA and driver configuration of EPCS16 system is realized in VHDL hardware description language,whose ASK,PSK and FSK carrier is generated when the four frequency produces a clock signal through the DDS waveform generator,and the system clock is the characteristics of ASK and PSK modulation are similar to each other,which means their carrier are both one way signal,the modulation of ASK and PSK are put on the same model when designed,with a selection key and the two baseband signal control ends clock generates pseudo random sequence baseband signals whose one road cycle is 15 as baseband signals through random signal model after the 512 frequency in modulation,we use non coherent demodulation to demodulate ASK and PSK signal,and the zero crossing detection method for FSK signal the system is tested through the function simulation and verification,whether the output signal and the baseband signal are conformed to each other or not will be tested Key words: FPGA, ASK, PSK, FSK 目錄 1 緒論 ..................................................... 1 課題背景與研究現(xiàn)狀 ......................................... 1 數(shù)字調制解調背景知識 .................................... 1 FPGA 背景知識 ........................................... 2 課題的主要研究工作 ......................................... 4 本論文的結構 ............................................... 4 技術簡介 .............................................. 6 QUARTUS II 簡介 .............................................. 6 Quartus II 的使用及主要設計流程 ......................... 7 Quartus II 的原理圖輸入設計流程 ........................ 10 SignalTap II 邏輯分析儀的使用 .......................... 11 VHDL 語言簡介 .............................................. 13 VHDL 的基本結構 ........................................ 14 VHDL 的基本語法 ........................................ 19 ......................................... 21 ASK 的調制與解調 ........................................... 21 ASK 調制原理 ........................................... 21 ASK 解調原理 ........................................... 23 PSK 的調制與解調 ........................................... 23 PSK 調制原理 ........................................... 23 PSK 解調原理 ........................................... 25 FSK 的調制與解調 ........................................... 26 FSK 調制原理 ........................................... 26 FSK 解調原理 ........................................... 28 4 硬件模塊方案設計與實現(xiàn) .................................... 30 DDS（直接數(shù)字式頻率合成器） ............................... 30 DDS 原理 ............................................... 30 硬件模塊設計圖 ......................................... 31 頻率控制模塊 .......................................... 32 波形選擇模塊 .......................................... 32 波形存儲模塊 .......................................... 3