【正文】 FSK 調(diào)制與解調(diào) FSK 調(diào)制方案 使用兩路載波 ，采用鍵控法 進(jìn)行調(diào)制，當(dāng)基帶信號為 1 時(shí)，輸出載波 1，當(dāng)基帶信號為 0 時(shí)，輸出載波 2。具體設(shè)計(jì)框圖如圖 （ a） ， （ b） ， （ c）所示： 圖 (a) ASK/PSK 調(diào)制模塊框圖 正弦載波 二選一選擇鍵 K 基帶信號 ASK/PSK 信號 ASK/PSK調(diào)制 43 圖 （ b） ASK 調(diào)制框圖（ K=0 時(shí)） 圖 （ c） PSK 調(diào)制框圖（ K=1 時(shí)） ASK/PSK 調(diào)制模塊 如圖 ， 模塊由系統(tǒng)時(shí)鐘觸發(fā)，包括三個(gè)輸入端：選擇開關(guān)，正弦載波輸入端，基帶信號輸入端 。反饋移位寄存器序列 是禁止全 0狀態(tài)出現(xiàn)的，因?yàn)橐坏┏霈F(xiàn)全 0，則以后的序列將恒為 0。它是一種周期序列，其周期不但與移位寄存器的級數(shù)有關(guān)，而且與線性反饋邏輯有關(guān)。也就是說 ， n級線性移存器序列結(jié)構(gòu)由它的初始狀態(tài)和反饋邏輯完全確定 ， 其最長的可能周期 P =2n — 1,具有這種最長周期的線性移存器序列 ， 簡稱 m序列。有關(guān)產(chǎn)生 m序列發(fā)生器的方法很多。 圖 波形存儲模塊實(shí)體圖 頂層實(shí)體模塊 頂層實(shí)體模塊主要實(shí)現(xiàn)的功能是對上述模塊的配置以及連線，如圖 所示為該模塊的設(shè)計(jì)結(jié)果。這樣就能從波形存儲器里選擇輸出不同的波形數(shù)據(jù)?？梢?，通過設(shè)定相位累加器位數(shù) N、頻率控制字 M 和基準(zhǔn)時(shí)鐘的值，就可以產(chǎn)生任一頻率的輸出。 DDS 同 DSP（數(shù)字信號處理）一樣，是一項(xiàng)關(guān)鍵的數(shù)字化技術(shù)。 若二進(jìn)制基帶信號的 1 符號對應(yīng)于載波頻率 f1， 0 符號對應(yīng)于載波頻率 f2，則二進(jìn)制移頻鍵控信號的時(shí)域表達(dá)式 見式 ： 1 0a1 1 0 1 0 0bcde 27 （ ） 調(diào)制方式如圖 所示： 圖 FSK 調(diào)制框圖 輸入序列為 1001 時(shí)，已調(diào) 2FSK 的輸出波形如圖 所示，圖中 f1 代表 “ 1” ，f2 代表 “ 0” 。設(shè)計(jì)電路時(shí)，考慮到成本等綜合因素，在 2ASK 系統(tǒng)中很少使用相干解調(diào)。如 ifthenelse語句 21 ASK 的調(diào)制與解調(diào) 振幅鍵控是正弦載波的幅度隨數(shù)字基帶信號而變化的數(shù)字調(diào)制。信號說明語句的格式如下： Signal 信號名：數(shù)據(jù)類型 約束條件 =表達(dá)式 ； 信號的賦值符號為 “ =” 。通常賦值在程序開始前進(jìn)行，該值的數(shù)據(jù)類型則在說明語句中指明。結(jié)構(gòu)體對其基本設(shè) 計(jì)單元的輸入輸出關(guān)系可以用 3種方式進(jìn)行描述，即行為描述（基本設(shè)計(jì)單元的數(shù)學(xué)模型描述）、寄存器傳輸描述（數(shù)據(jù)流描述）和結(jié)構(gòu)描述（邏輯元件連接描述）。 實(shí)體中定義了該設(shè)計(jì)所需的輸入 /輸出信號，信號的輸入 /輸出類型被稱為端口模式，同時(shí)實(shí)體中還定義他們的數(shù)據(jù)類型。實(shí)際中一個(gè)庫就對應(yīng)一個(gè)目錄，預(yù)編譯程序包的文件就放在此目錄中。 要使用程序包時(shí)，可以用 USE語句說明。庫可由用戶生成或芯片制造商提供，以便共享。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法十分類似于一般的計(jì)算機(jī)高級語言。 （ 5） 觸發(fā)級別 ： SignalTap II 支持多觸發(fā)級的觸發(fā)方式，最多可支持 10級觸發(fā)。以下描述設(shè)置 SignalTap II文件的基本流程： （ 1） 設(shè)置采樣時(shí)鐘 ： 采樣時(shí)鐘決定了顯示信號波形的分辨率，它的頻率要大于被測信號的最高頻率，否則無法正確反映被測信號波形的變化。 SignalTap II嵌入邏輯分析儀集成到 Quartus II 設(shè)計(jì)軟件中，能夠捕獲和顯示可編程單芯片系統(tǒng)（ SOPC）設(shè)計(jì)中實(shí)時(shí)信號的狀態(tài)，這樣開發(fā)者就可以在整個(gè)設(shè)計(jì)過程中以系統(tǒng)級的速度觀察硬件和軟件的交互作用。最后是將下載或配置文件通過編程電纜向 FPGA 或 CPLD 進(jìn)行下載，以便進(jìn)行硬件調(diào)試和驗(yàn)證。 Quartus II 可以通過建立和編輯波形文件，來執(zhí)行仿真波形的模擬分析。Quartus II 支持層次化設(shè)計(jì)，可以在一個(gè)新的輸入編輯環(huán)境中調(diào)用不同輸入設(shè)計(jì)方式完成的模塊，從而完成混合輸入設(shè)計(jì)以發(fā)揮二者各自特色。 Quartus II 的設(shè)計(jì)流程與過去傳統(tǒng)意義的電子設(shè)計(jì)大不相同。但是在大型設(shè)計(jì)中，這種方法的可維護(hù)性較差，不利于模塊構(gòu)造與重用。 Quartus II 提供一個(gè)容易適應(yīng)特定設(shè)計(jì)所需要的完整的 多平臺設(shè)計(jì)環(huán)境。 5 第四章結(jié)合硬件平臺 進(jìn)行方案選擇，設(shè)計(jì)數(shù)字調(diào)制 解調(diào)系統(tǒng) ，包括程序的編寫及硬件模塊設(shè)計(jì) ， 以及 仿真結(jié)果 。 4 Altera 也為 Cylcone II 器件客戶提供了 40 多個(gè)可定制 IP 核， Altera和 Altera Megafunction 伙伴計(jì)劃 (AMPPSM)合作者提供的不同的 IP 核是專為Cyclone II 架構(gòu)優(yōu)化的，包括： Nios II 嵌 入式處理器； DDR SDRAM 控制器；FFT/IFFT； PCI 編譯器； FIR 編譯器； NCO 編譯器； POSPHY 編譯器； Reed Solomon編譯器； Viterbi 編譯器等。和其他通用 DSP相比， FPGA在處理方式上和設(shè)計(jì)編程上有很大的區(qū)別，它更 強(qiáng)調(diào)數(shù)據(jù)的平行處理和流水線處理并且有更強(qiáng)的靈活性和可編程型，所以 FPGA在定點(diǎn)數(shù)據(jù)處理方面有很大的優(yōu)勢。 二進(jìn)制數(shù)字調(diào)制所用調(diào)制信號 由“ 0” 和 “ 1”代表的數(shù)字信號脈沖序列組成?；鶐盘栆话愣及?較低 的頻率 ，甚至是直流的分量，很難通過有限尺寸的天線得到有效輻射，因而無法利用無線信道來直接傳播。 關(guān)鍵詞： FPGA, ASK, PSK, FSK Digital modulation and demodulation based on FPGA Abstract This design uses FPGA on EDA technology development platform QuartusⅡ to achieve the generation and the demodulation of three modulation signal—— ASK,FSK,PSK as carrier through sinusoidal system uses the ALTERA pany39?；?FPGA 的數(shù)字調(diào)制解調(diào)器設(shè)計(jì) 基于 FPGA的數(shù)字調(diào)制解調(diào)器設(shè)計(jì) 摘要 本設(shè)計(jì)使用 FPGA 在 EDA 技術(shù)開發(fā) 軟件 QuartusⅡ 上實(shí)現(xiàn)以正弦信號為載波的三種調(diào)制信號 ASK、 FSK、 PSK 的 調(diào)制 和解調(diào)。s DE2 development board,FPGA of Type Cyclone II EP2C35F672C6FPGA and driver configuration of EPCS16 system is realized in VHDL hardware description language,whose ASK,PSK and FSK carrier is generated when the four frequency produces a clock signal through the DDS waveform generator,and the system clock is the characteristics of ASK and PSK modulation are similar to each other,which means their carrier are both one way signal,the modulation of ASK and PSK are put on the same model when designed,with a selection key and the two baseband signal control ends clock generates pseudo random sequence baseband signals whose one road cycle is 15 as baseband signals through random signal model after the 512 frequency in modulation,we use non coherent demodulation to demodulate ASK and PSK signal,and the zero crossing detection method for FSK signal the system is tested through the function simulation and verification,whether the output signal and the baseband signal are conformed to each other or not will be tested Key words: FPGA, ASK, PSK, FSK 目錄 1 緒論 ..................................................... 1 課題背景與研究現(xiàn)狀 ......................................... 1 數(shù)字調(diào)制解調(diào)背景知識 .................................... 1 FPGA 背景知識 ........................................... 2 課題的主要研究工作 ......................................... 4 本論文的結(jié)構(gòu) ............................................... 4 技術(shù)簡介 .............................................. 6 QUARTUS II 簡介 .............................................. 6 Quartus II 的使用及主要設(shè)計(jì)流程 ......................... 7 Quartus II 的原理圖輸入設(shè)計(jì)流程 ........................ 10 SignalTap II 邏輯分析儀的使用 .......................... 11 VHDL 語言簡介 .............................................. 13 VHDL 的基本結(jié)構(gòu) ........................................ 14 VHDL 的基本語法 ........................................ 19 ......................................... 21 ASK 的調(diào)制與解調(diào) ........................................... 21 ASK 調(diào)制原理 ........................................... 21 ASK 解調(diào)原理 ........................................... 23 PSK 的調(diào)制與解調(diào) ........................................... 23 PSK 調(diào)制原理 ........................................... 23 PSK 解調(diào)原理 ........................................... 25 FSK 的調(diào)制與解調(diào) ........................................... 26 FSK 調(diào)制原理 ........................................... 26 FSK 解調(diào)原理 ........................................... 28 4 硬件模塊方案設(shè)計(jì)與實(shí)現(xiàn) .................................... 30 DDS（直接數(shù)字式頻率合成器） ............................... 30 DDS 原理 ............................................... 30 硬件模塊設(shè)計(jì)圖 ......................................... 31 頻率控制模塊 .......................................... 32 波形選擇模塊 .......................................... 32 波形存儲模塊 .......................................... 3