【正文】 case fromrr is when 0001 = toreg_rr=ram(1)。) then case fromrd is when 0001 = ram(1) = fR0。 signal ram : memory_t。 fromrr : in std_logic_vector(3 downto 0)。 end process。139。 BEGIN torda := fromins(3 downto 0)。 tord : out std_logic_vector(3 downto 0)。指令寄存器IRLIBRARY IEEE。 elsif fromnrst=39。 toinstruction : out std_logic_vector(15 downto 0) )。Use 。 end if。 ELSIF clk39。 fromnrst : IN STD_LOGIC 。 U8: time_ctrl PORT MAP(clk = clk ,tclkr = clkr)。 SIGNAL A,B ,R0: unsigned(7 downto 0)。 SIGNAL ram_ctrl,logic: STD_LOGIC_vector(1 downto 0)。 wdata : in std_logic_vector(15 downto 0)。END cpu_ps。 touten:OUT STD_LOGIC。 c4 : out std_logic )。END COMPONENT alumux。 fromrd : in std_logic_vector(3 downto 0)。 toir : out std_logic_vector(3 downto 0)。 waddr : in unsigned(7 downto 0)。PACKAGE cpu_ps ISCOMPONENT pc IS PORT ( clk ,fen: IN STD_LOGIC 。[2]，2002，11(3):31—32.[3]陸重陽，盧東華，2002，9(8):20—23）。整個論文的完成過程中，我查閱的資料和學習了很多東西，總結(jié)起來主要有以下收獲: 熟悉CPU設計思路，通過對RISC指令集的學習和理解自定義指令集。移位類指令可以完成目的寄存器內(nèi)8位操作數(shù)的左移(LSL)和右移(LSR)操作并輸出結(jié)果。 0100000000010010圖53 或運算仿真仿真結(jié)果如圖52所示，邏輯算術(shù)指令將操作數(shù)送入運算器中進行或操作，最后結(jié)果輸出10100101。 0001000000010010END 。用QUARTUSII對設計模塊進行編譯及綜合后生成的RTL綜合電路圖如圖5—1示。 pcout : out unsigned(7 downto 0) ) 。 end process。139。Moore型狀態(tài)機的輸出則僅由當前狀態(tài)控制，這類狀態(tài)機在輸入發(fā)生變化還必須等待時鐘的到來，時鐘使狀態(tài)發(fā)生變化時才導致輸出變化。 控制器Control模塊控制器則是一個微處理器的核心部件之一，在每一個時鐘周期的上升沿,指令寄存器IR 從內(nèi)存中讀取指令字后,送入控制器中，控制器能夠根據(jù)輸入的4位操作碼進行譯碼，為其他每個功能單元產(chǎn)生相應的主控制信號，并發(fā)出信號狀態(tài)信號控制狀態(tài)機的狀態(tài)轉(zhuǎn)換，最終實現(xiàn)對CPU各個功能單元的控制,實現(xiàn)指令的順利執(zhí)行。 由這段代碼可以看出ALU模塊是雙進程模塊，操作數(shù)運算是不受時鐘控制的，由控制信號直接控制并計算。end process。在ALU的設計中主要還是根據(jù)指令來的，ALU所能執(zhí)行的指令是很多的，基本的指令可以分為4類，即ADD，SUB，LOGIC，LSL、LSR。在ALU中還可以細化成兩個功能單元:取操作數(shù)單元、執(zhí)行運算單元。 將指定源操作寄存器地址中的數(shù)據(jù)讀出。指令寄存器外部輸入控制信號en是來自控制單元的輸入信號，En高電平有效，與PC模塊的使能en信號功能上基本一致，它控制著指令寄存器是否可以從程序存儲器中加載指令。這樣就可以通過存貯器數(shù)組元素和輸入地址間的相互賦值實現(xiàn)“讀存儲器”，“寫存儲器”，既簡單又容易實現(xiàn)。EN信號是程序計數(shù)器PC的使能控制信號，只有當該信號有效時PC的相應才能操作才能執(zhí)行。 程序計數(shù)器模塊PC程序計數(shù)器(PC)作為指向指令地址“指針”，決定著下一條要執(zhí)行的指令。通過上一章對CPU的結(jié)構(gòu)劃分，已經(jīng)知道CPU的整個設計分為兩個部分：數(shù)據(jù)通路和控制單元。微處理器的功能就是體現(xiàn)在這些這些數(shù)據(jù)是如何傳遞的，在傳遞前的處理是如何處理的，所有這一系列寄存器數(shù)據(jù)之間的遷移轉(zhuǎn)換就組成了微處理器。時鐘用來決定狀態(tài)何時被寫入，一個狀態(tài)可以在任意時刻讀取。 CPU的整體框圖系統(tǒng)的頂層結(jié)構(gòu)模塊圖如圖26圖26 系統(tǒng)的頂層結(jié)構(gòu)模塊圖由于指令通常是順序執(zhí)行的，所以修改的過程通常只是簡單的PC加1。RISC架構(gòu)的處理器，每條指令有固定的長度，指令格式只有簡單的幾種，指令功能不交叉，尋址方式也簡單，所以更加有利于實現(xiàn)流水結(jié)構(gòu)。這種指令格式包括MOV，SD。操作數(shù)分別在目的寄存器和源操作寄存器中。基于以上兩種體系結(jié)構(gòu)特點的比較，本文設計的微處理器器采用了哈佛結(jié)構(gòu)的體系結(jié)構(gòu)。結(jié)構(gòu)如圖23所示。將CPU的功能進一步細化，可以概括如下。驗證CPU的部分功能。各章節(jié)內(nèi)容安排如下:第一章 緒論。CISC 體系結(jié)構(gòu)幾乎沒有考慮流水線的因素，使得指令執(zhí)行起來耗時而且尋址復雜。VHDL的可移植性源于它是一種標準化得硬件語言，因此同一個設計描述可以被不同的工具所支持。 課題研究方法及技術(shù)背景 研究方法本課題使用硬件描述語言VHDL采用自頂向下的設計方法設計一個滿足要求的8位CPU內(nèi)核及外部接口，使用EDA軟件QUARTUSII軟件完成編碼、仿真驗證。隨著百萬門級的FPGA芯片、功能復雜的IP核、可重構(gòu)的嵌入式處理器核以及各種強大EDA的開發(fā)工具的迅速發(fā)展，使得設計者在EDA工具的幫助下完成整個系統(tǒng)從行為算法級到物理結(jié)構(gòu)級的全部設計，并最終將一個電子系統(tǒng)集成到一片F(xiàn)PGA中，即SOPC。關(guān) 鍵 字：FPGA，微處理器，VHDLABSTRACTA microprocessor on FPGA is realized by using structured programming. This microprocessor core is divided into several different function modules which are designed using VHDL.The microprocessor consists of controller, arithmetic unit and registers. It realizes the instruction control, operation control, time sequence control and data processing functions. The direct addressing mode is adopted. The various operations for 4bit operand can be achieved. Its instruction length is 16 bit.The design is simulated by using QUARTUSII, and the results show that the main functions of a microprocessor are achieved.Key Words: FPGA, CPU, VHDLIII目錄目 錄摘 要 IABSTRACT II第1章 緒論 1 背景 1 微處理器的概況 1 課題研究方法及技術(shù)背景 1 研究方法 1 技術(shù)背景 2 課題工作內(nèi)容 3第二章 微處理器體系結(jié)構(gòu) 4 CPU的功能和構(gòu)成 4 指令系統(tǒng)分析 5 RISC 與總線結(jié)構(gòu) 5 指令系統(tǒng) 6 指令時序分析 8 RISC與流水線 8 程序計數(shù)器與流水線 8 CPU整體結(jié)構(gòu)即設計思想 9 CPU的外部引腳規(guī)劃 9 CPU的整體框圖 10 CPU結(jié)構(gòu)的層次劃分 11第三章 CPU數(shù)據(jù)通路設計 12 程序計數(shù)器模塊PC 12 程序存儲器PC_RAM 13 指令寄存器模塊 14 時鐘發(fā)生器模塊 14 寄存器堆TRAM 15 ALU模塊 16第四章 CPU控制單元的設計 18 控制器Control模塊 18 有限狀態(tài)機FSM模塊 19 有限狀態(tài)機 19 利用的VHDL語言進行狀態(tài)機描述 19第五章 RISC CPU的仿真驗證 21 各模塊的組合 21 綜合RTL電路圖 21 RISCCPU的功能仿真驗證 24 算術(shù)運算類指令驗證 24 邏輯運算類指令驗證 25 移位類指令驗證 25 LD數(shù)據(jù)輸出指令仿真 26 ST運算數(shù)據(jù)存儲仿真 26 總結(jié) 27第六章 總結(jié)和展望 28參考文獻 29致謝 錯誤！未定義書簽。附錄 30山東大學威海分校畢業(yè)設計（論文）第1章 緒論 背景隨著數(shù)字通信和工業(yè)控制領(lǐng)域的高速發(fā)展，超大規(guī)模集成電路的集成度和工藝水平不斷提高，要求專用集成電路(ASIC)的功能越來越強，功耗越來越低，生產(chǎn)周期越來越短，這些都對芯片設計提出了巨大的挑戰(zhàn)，傳統(tǒng)的芯片設計方法已經(jīng)不能適應復雜的應用需求了，將整個應用電子系統(tǒng)集成在一個芯片中(SOC)， 已成為現(xiàn)代電子系統(tǒng)設計的趨勢?？梢?，SOPC是基于FPGA解決方案的SOC，是SOC發(fā)展的新階段。自頂向下的設計方法就是設計者首先從整體上規(guī)劃整個系統(tǒng)的功能和性能，然后利用功能分割手段對系統(tǒng)進行劃分，分解為規(guī)模較小、功能較簡單的局部模塊，并確立它們之間的相互關(guān)系，將設計由上至下進行層次化和模塊化，即分層次、分模塊地對電子系統(tǒng)進行設計和仿真。（5） 具有向ASIC移植的能力。1975年，IBM的設計師提出了一種新的體系結(jié)構(gòu)和指令集設計方案，這就是RISC體系結(jié)構(gòu)。第二章 微處理器的體系結(jié)構(gòu)。第六章 總結(jié)和展望。（1） 能對指令進行譯碼并執(zhí)行規(guī)定動作；（2） 可以進行算術(shù)和邏輯運算；（3） 能與存儲器和外設交換數(shù)據(jù)；（4） 提供整個系統(tǒng)所需的控制。 圖23 哈佛結(jié)構(gòu)圖首先，哈佛結(jié)構(gòu)的指令總線和數(shù)據(jù)總線分開，可以使用不同位寬的指令和數(shù)據(jù)，還有一個最大好處就是可以預取指令，這樣對流水線是很有用的。指令格式定義正如以前所提到的，RISC總是有固定長度以便于譯碼。1514131211109876543210LLLLHHHHdddd指令編碼 確定了指令的格式，就可以對指令進行編碼，這樣指令就有唯一的身份識別。為了降低執(zhí)行每條指令所需時鐘數(shù)，本文也采用兩級流水，其功能分別定義為：第一級，取指；第二級，時鐘前半周期控制器譯碼、發(fā)出控制信號，時鐘后半周期進行對寄存器堆TRAM進行讀操作、ALU計算。表2說明了在引入流水線后PC的具體工作情況：表3 指令執(zhí)行中PC值的變化情況時鐘周期Reset周期1周期2周期3周期4PC0 1234第一條指令讀取指令0執(zhí)行指令0第二條指令讀取指令1執(zhí)行指令1第三條指令讀取指令2執(zhí)行指令2表3表明，在系統(tǒng)復位時，PC內(nèi)的值清0，第一個時鐘周期，指令寄存器取PC為0的地址的指令，同時PC的值加1；第二個時鐘周期，執(zhí)行0地址的指令，同時讀取地址1的指令，同時PC的值加1；第三個時鐘周期，重復這樣的過程。該模塊包含了系統(tǒng)的主要模塊及它們之間的連接關(guān)系。微處理器的時鐘采用邊沿觸發(fā)的方式，整個系統(tǒng)采用單時鐘電路，即提供一個系統(tǒng)時鐘，每當時鐘邊沿到來的時候，向狀態(tài)單元寫入數(shù)據(jù)。 CPU結(jié)構(gòu)的層次劃分正確合理的劃分系統(tǒng)是所有數(shù)字系統(tǒng)設計成功的關(guān)鍵。在這一章中將細分數(shù)據(jù)通路模塊，數(shù)據(jù)通路是CPU中的執(zhí)行部件，數(shù)據(jù)傳輸、存儲、處理都是在數(shù)據(jù)通路中完成的。正是有了PC的移動和變化，CPU才能按一定的順序或預想的情況進行指令的執(zhí)行。 程序存儲器PC_RAM程序存儲器是存儲微處理器程序，即能執(zhí)行特定功能的一組指令組合。圖33程序存儲器外部接口信號程序存儲器模塊的外部接口信號如圖33所示，其中讀狀態(tài)地址來自PC模塊，輸出指令直接送往指令寄存器模塊，寫狀態(tài)地址來自CPU輸入地址，寫入指令存儲到對應地址單元中。當en有效時指令寄存器才能更新來自程序存儲器的指令。 圖36 寄存器堆TRAM外部接口 如圖12所示，fclkr時鐘信號是來自時鐘發(fā)生器，控制寄存器是否能進行讀寫操作。取操作數(shù)單元負責對ALU的兩個操作數(shù)A和B的取值，執(zhí)行運算單元負責將取到的操作數(shù)進行相應的操作。指令ADD分為不帶進位和帶進位加法操作:SUB指令組分為執(zhí)行不帶進位和帶進位減法操作。Process (clk) begin