【正文】 end case。 when 0010 = toreg_rr = ram(2)。 end case。 when 0010 = toreg_rd= ram(2)。 end case。 when 0010 = ram(2) = fR0。139。 value2 := unsigned(value1)。 begin value1 :=fromrr amp。 begin process(fclkr,fromram_ctrl,fstore,fload) VARIABLE value1 : std_logic_vector(7 downto 0)。 type memory_t is array(15 downto 0) of word_t。 toreg_rr,toreg_rd: out unsigned(7 downto 0) )；end Tram。 fromram_ctrl : in std_logic_vector(1 downto 0) 。 fromrd : in std_logic_vector(3 downto 0)。 fR0 : in unsigned(7 downto 0)。use 。use 。 end ARCHITECTURE RTL。 end if。 else null。 todata = todataa。 THEN torr = torra。EVENT AND clk=39。139。 toira := fromins(15 downto 12)。 torra := fromins(7 downto 4)。 VARIABLE toira : std_logic_vector(3 downto 0)。 VARIABLE torda : std_logic_vector(3 downto 0)。 END ENTITY ir_ram。 torr : out std_logic_vector(3 downto 0)。 toir : out std_logic_vector(3 downto 0)。 fromen : IN STD_LOGIC 。use 。USE 。end rtl。 end if。 else toinstruction = ram(conv_integer(pc_in))。139。) then ram(conv_integer(waddr)) = wdata。begin process(clk,pc_in,fromnrst) begin if(rising_edge(clk)) then if(wr = 39。 type memory_t is array(255 downto 0) of word_t。 end pc_ram。 wr : in std_logic 。 waddr : in unsigned(7 downto 0)。 pc_in : in unsigned(7 downto 0)。use 。USE 。 end ARCHITECTURE RTL。 pcout= cq。 end if。 then cq := cq + 1。) then if frompc_inc =39。 THEN if (fen =39。event and clk=39。 THEN cq := 00000000。 BEGIN IF fromnrst =39。 END ENTITY pc。 frompc_inc : IN STD_LOGIC 。ENTITY pc IS PORT ( clk,fen : IN STD_LOGIC 。Use 。底層文件PC程序計數(shù)器LIBRARY IEEE。 U9: control PORT MAP(fromir = ir,toabsel = absel,toalu_ctrl = alu_ctrl,tlogic = logic,tload = load,tjamp = jamp, tsleep = sleep,tstore =store, touten =outen,toram_ctrl = ram_ctrl)。 U7: Fsm PORT MAP(clk = clk ,wr = wr,start = start,fsleep = sleep,fjamp = jamp,toen = en,topc_inc = pc_inc,topc_load =pc_load, tonrst = nrst)。 U5: alumux PORT MAP(fromreg_rr = reg_rr,fromreg_rd = reg_rd,fromabsel = absel,toA = A,toB = B)。 U3: ir_ram PORT MAP(clk = clk,fromins = instruction,fromen = en,tord = rd,torr = rr,todata = data,toir = ir)。 BEGIN U1: pc PORT MAP(clk = clk,fen = en,fromnrst = nrst,frompc_inc = pc_inc,frompc_load =pc_load,fromaddr =addr, pcout = pc_out)。 SIGNAL reg_rd,reg_rr: UNSIGNED(7 DOWNTO 0)。 SIGNAL instruction: STD_LOGIC_VECTOR(15 DOWNTO 0)。 SIGNAL store,load,jamp,sleep: STD_LOGIC。 SIGNAL alu_ctrl :std_logic_vector(3 downto 0)。 SIGNAL outen :STD_LOGIC。 ARCHITECTURE RTL OF cpu_add IS SIGNAL en, rst,clkr: STD_LOGIC。 c4: out std_logic )。 wr,start: IN STD_LOGIC。 waddr : in unsigned(7 downto 0)。use 。USE 。LIBRARY IEEE。END COMPONENT time_ctrl。COMPONENT time_ctrl PORT( clk: IN STD_LOGIC。 toalu_ctrl :OUT STD_LOGIC_vector(3 downto 0) )。 tload ,tstore,tsleep:OUT STD_LOGIC。 toabsel,tlogic:OUT STD_LOGIC_vector(1 downto 0)。END COMPONENT Fsm。 fsleep:in std_logic。END COMPONENT alu。 R : out unsigned(7 downto 0)。 fromlogic :in std_logic_vector(1 downto 0)。 fromalu_ctrl :in std_logic_vector(3 downto 0)。COMPONENT alu PORT ( clk : IN STD_LOGIC 。 toA,toB : out unsigned(7 downto 0) )。COMPONENT alumux PORT ( fromreg_rr,fromreg_rd: in unsigned(7 DOWNTO 0)。 toreg_rr,toreg_rd: out unsigned(7 downto 0) )。 fromdata: in std_logic_vector(3 downto 0)。 fromrr : in std_logic_vector(3 downto 0)。COMPONENT Tram PORT ( fclkr,fstore,fload : in std_logic。 todata :out std_logic_vector(3 downto 0) ) 。 tord : out std_logic_vector(3 downto 0)。 fromins : in std_logic_vector(15 downto 0)。COMPONENT ir_ram PORT ( clk : IN STD_LOGIC 。 toinstruction : out std_logic_vector(15 downto 0) )。 wdata : in std_logic_vector(15 downto 0)。 pc_in : in unsigned(7 downto 0)。 COMPONENT pc_ram PORT ( clk : in std_logic。 pcout : out unsigned(7 downto 0) ) 。 fromnrst : IN STD_LOGIC 。use 。[11]:清華大學(xué)出版社，2004[12]劉錫海，:天津大學(xué)出版社，—125[13]:清華大學(xué)出版社，2004[14]鄭緯明，(第二版).北京:清華大學(xué)出版社，—327[15]:高等教育出版社，—261 [16]基于FPGA的EDA技術(shù)與VHDL 北京國防工業(yè)出版社 2007附錄頂層文件LIBRARY IEEE。電子工業(yè)出版史，2009[9]:北京航空航大出版社，—328[10]:浙江大學(xué)出版社，—231）[4」肖剛，1998，6(S):15—6[5]張駿，樊曉婭，2007，24(11):200—202.[6]:北京航空航大出版社，—328[7]:浙江大學(xué)出版社，—231[8]微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計。參考文獻(xiàn)[1]( 慈艷柯、陳秀英、2001，7(26):12—16)。CPU有很多性能，但是由于本人能力有限，很多性能在設(shè)計中沒有體現(xiàn)出來，比如跳轉(zhuǎn)指令的執(zhí)行，以及標(biāo)志寄存器和中斷響應(yīng)的設(shè)計。通過對VHDL語言的學(xué)習(xí)和理解，完成各個模塊功能的邏輯設(shè)計。 熟悉了FPGA的流程和開發(fā)思路。本次設(shè)計中的CPU可以完成8位操作數(shù)的算術(shù)和邏輯運(yùn)算、移位運(yùn)算、數(shù)據(jù)的輸出和寫入操作，兩級流水線控制時序，狀態(tài)機(jī)控制狀態(tài)轉(zhuǎn)換。第六章 總結(jié)和展望通過前五章的介紹，一個簡單的微處理器已經(jīng)完成。運(yùn)算數(shù)據(jù)存儲指令(ST)可以完成上一條指令運(yùn)算結(jié)果存儲的操作。數(shù)據(jù)傳送指令(MOV)可以完成立即數(shù)寫入目的寄存器的操作。 總結(jié)經(jīng)過仿真測試，本設(shè)計可以完成以下指令功能：算術(shù)運(yùn)算類指令可以完成兩個8位操作數(shù)的加（ADD）、減(SUB)、與(AND)、或(OR)運(yùn)算并輸出結(jié)果。 ST運(yùn)算數(shù)據(jù)存儲仿真匯編語言 機(jī)器碼 ADD R1, R2。 LD數(shù)據(jù)輸出指令仿真匯編語言 機(jī)器碼 ADD R1, R2。 移位類指令驗證匯編語言 機(jī)器碼 LSL R2。 邏輯運(yùn)算類指令驗證匯編語言 機(jī)器碼 OR R1 , R2。停機(jī)指令將程序寄存器和指令寄存器復(fù)位清零。數(shù)據(jù)傳送指令后四位代表寫入的寄存器地址，7—4位代表的是立即數(shù)的高四位，11—8位代表的是立即數(shù)的低四位，可以看到寄存器堆地址1號和地址2號分別寫入立即數(shù)36和129。 1011000000000000圖52 加法操作仿真仿真結(jié)果如圖51所示，當(dāng)寫信號WR為低電平時說明程序?qū)懭氤绦虼鎯ζ髦?，狀態(tài)機(jī)從待機(jī)復(fù)位狀態(tài)轉(zhuǎn)入執(zhí)行狀態(tài)，在下一周期時PC值加一，同時程序存儲器輸出0地址的指令，指令寄存器在第二個周期鎖存指令，在下個周期的前半個時鐘控制器譯碼并發(fā)出控制信號，寄存器堆在控制信號控制下處理操作數(shù)，后半個周期進(jìn)行輸出操作。 0111000110000010ADD R1 , R2。 算術(shù)運(yùn)算類指令驗證匯編語言 機(jī)器碼 MOV R1, 36。表4 各模塊引腳說明模塊產(chǎn)生信號功能程序計數(shù)器