fpga設(shè)計流程指南-wenkub
2023-04-22 05:44:15 本頁面
【正文】 tlist）調(diào)用模塊的綜合模型SDF文件（標準延時格式）HDL網(wǎng)表（netlist）下載/編程文件 后仿真（時序仿真）測試數(shù)據(jù)SDF文件（標準延時格式）FPGA基本單元仿真模型測試程序（test bench）FPGA廠家工具HDL網(wǎng)表（netlist）2. Verilog HDL設(shè)計 基于將來設(shè)計轉(zhuǎn)向ASIC的方便，本部門的設(shè)計統(tǒng)一采用Verilog HDL，但針對混合設(shè)計和混合仿真的趨勢，所有開發(fā)人員也應(yīng)能讀懂VHDL。l 作者。l 模塊名稱及其描述。（2） 為醒目起見，常數(shù)（`define定義）/參數(shù)（parameter定義）采用大寫字母。 參數(shù)化設(shè)計 為了源代碼的可讀性和可移植性起見，不要在程序中直接寫特定數(shù)值，盡可能采用`define語句或paramater語句定義常數(shù)或參數(shù)。if (a == b) then ...a = ~a amp。（3） 各種嵌套語句尤其是if...else語句，必須嚴格的逐層縮進對齊。 可綜合設(shè)計 用HDL實現(xiàn)電路，設(shè)計人員對可綜合風(fēng)格的RTL描述的掌握不僅會影響到仿真和綜合的一致性，也是邏輯綜合后電路可靠性和質(zhì)量好壞最主要的因素，對此應(yīng)當予以充分的重視。建議采用類似下面的目錄結(jié)構(gòu)：（1）designsrc（源代碼）syn（綜合）sim（仿真）par(布局布線)（2）designver1ver2src（源代碼）syn（綜合）sim（仿真）par(布局布線)src（源代碼）syn（綜合）sim（仿真）par(布局布線)3. 邏輯仿真 考慮到性能和易用性，首選的邏輯仿真器是Mentor Graphics的modelsim。（4） 仿真器支持幾乎所有的Verilog HDL語法，而不僅僅是常用的RTL的描述，應(yīng)當利用這一點使測試程序盡可能簡潔、清楚，篇幅長的要盡量采用task來描述。（見下圖） 4. 邏輯綜合 目前可用的FPGA綜合工具有Mentor Graphics 的 LeonardoSpectrum，Synplicity的Synplify和Synopsys 的FPGA CompilerII/FPGA Express，LeonardoSpectrum由于性能和速度最好，成為我們首選的綜合器，F(xiàn)PGA CompilerII/FPG
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