fpga的結(jié)構(gòu)ppt課件(編輯修改稿)
2025-06-01 12:14 本頁面
【文章內(nèi)容簡介】 ASH工藝，編程后，其結(jié)構(gòu)即確定下來，掉電后不會(huì)消失。 2. 由于可以通過與或陣列將大型組合邏輯函數(shù)在一級邏輯中實(shí)現(xiàn)，因此能夠提供較高的組合邏輯處理速度，適于進(jìn)行大型組合邏輯的處理。 3. 內(nèi)部互連結(jié)構(gòu)由固定長度的連線資源組成并且易于確定時(shí)序參數(shù)，便于進(jìn)行時(shí)序分析工作。 4. 芯片集成度相對較低，寄存器資源相對較少，不適于大量使用寄存器的系統(tǒng)中。 Usable is Profitable 16 器件類別 與或陣列結(jié)構(gòu) PROM “與陣列”固定、“或陣列”可編程 PLA “與陣列”和“或陣列”均可編程 PAL、 GAL、CPLD “與陣列”可編程、“或陣列”固定 Usable is Profitable 17 FPGA 以上 PLD邏輯單元主體為與或陣列，而 FPGA邏輯單元主體為 查找表 (LUT: LookUp Table) 。 例如：用查找表實(shí)現(xiàn)四輸入與門。 Usable is Profitable 18 當(dāng)用戶通過原理圖或 HDL語言描述了一個(gè)邏輯電路以后，軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能結(jié)果，并將結(jié)果寫入 RAM，這樣每輸入一個(gè)信號進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對應(yīng)的內(nèi)容輸出即可。 Usable is Profitable 19 練習(xí)：用 4輸入查找表實(shí)現(xiàn) a(b+c)+d 地址（ dcba） 數(shù)據(jù) 地址 (dcba) 數(shù)據(jù) 0000 1000 0001 1001 0010 1010 0011 1011 0100 1100 0101 1101 0110 1110 0111 1111 Usable is Profitable 20 地址 (dcba) 數(shù)據(jù) 地址 (dcba) 數(shù)據(jù) 0000 0 1000 1 0001 0 1001 1 0010 0 1010 1 0011 1 1011 1 0100 0 1100 1 0101 1 1101 1 0110 0 1110 1 0111 1 1111 1 練習(xí)：用 4輸入查找表實(shí)現(xiàn) a(b+c)+d Usable is Profitable 21 Usable is Profitable 22
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