fpga的結(jié)構(gòu)ppt課件-展示頁(yè)
2025-05-14 12:14本頁(yè)面
【正文】 Programmable Logic Device） CPLD是從 PAL GAL基礎(chǔ)上發(fā)展起來(lái)的陣列型高密度 PLD。 ?不同的是 GAL器件的輸出端設(shè)置了可編程的 輸出邏輯宏單元 OLMC（ Output Logic Macro Cell），其內(nèi)含有 D觸發(fā)器 ，從而可以實(shí)現(xiàn)時(shí)序邏輯。 Usable is Profitable 11 PAL ： 與陣列可編程，可以獲得較多的輸入項(xiàng)； 或陣列固定使器件結(jié)構(gòu)簡(jiǎn)單。 需要得到邏輯函數(shù)的與或最簡(jiǎn)表達(dá)式，涉及的軟件算法比較復(fù)雜。 無(wú)論是否需要都會(huì)輸出全部最小項(xiàng)，利用率低。 輸出電路 Usable is Profitable 9 （ PROM） 與陣列固定；或陣列可編程。 與或陣列 輸入電路 任何組合邏輯函數(shù)都可以化為“ 與或 ”表達(dá)式，即任何組合電路可以用與門或門二級(jí)電路實(shí)現(xiàn)。Usable is Profitable 1 第 2章 可編程邏輯器件基礎(chǔ) Usable is Profitable 2 FPGA（ Field Programmable Gate Array ） CPLD (Complex Programmable Logic Device） Usable is Profitable 3 可編程邏輯器件 (PLD)發(fā)展歷程 可編程只讀存儲(chǔ)器 PROM （ Programmable ROM） 可編程邏輯陣列 PLA （ Programmable Logic Array） 可編程陣列邏輯 PAL（ Programmable Array Logic） 通用陣列邏輯 GAL （ Generic Array Logic） 現(xiàn)場(chǎng)可編程門陣列（ FPGA） 復(fù)雜可編程邏輯器件（ CPLD） 基于與或陣列 基于查找表 Usable is Profitable 4 AB1?F = A + BABF = A + BABF = A Bamp。ABF = A B與門：國(guó)標(biāo)符號(hào) 準(zhǔn)備知識(shí)：基本邏輯門的符號(hào)表示法 與門：美國(guó)符號(hào) 或門：國(guó)標(biāo)符號(hào) 或門：美國(guó)
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