fpga應(yīng)用篇ppt課件(編輯修改稿)
2025-05-30 18:38 本頁面
【文章內(nèi)容簡介】 ④ 布局和布線 ⑤ 物理驗(yàn)證工具 PLD設(shè)計(jì)工具：其它 EDA軟件 按照主要功能與應(yīng)用場合分類：PLD設(shè)計(jì)工具：代表性的 PLD廠家 ： Altera公司工具： MAX+plusII和 QuartusII， Xilinx公司工具： 早期的 Foundation和目前的 ISE 。 Lattice公司工具： ispDesign EXPERT。二、 FPGA器件原理 1 可編程邏輯器件的發(fā)展歷程70年代 80年代 90年代PROM 和PLA 器件改進(jìn)的 PLA 器件GAL器件FPGA器件EPLD 器件CPLD器件 內(nèi)嵌復(fù)雜功能模塊的 SoPC可編程邏輯器件分類： 可按編程技術(shù)、集成度、邏輯單元結(jié)構(gòu)以及陣列編程的不同分別進(jìn)行分類。按編程技術(shù)分類： 以實(shí)現(xiàn) PLD器件編程信息轉(zhuǎn)換的物理技術(shù)不同進(jìn)行分類，有一次性編程 OTP（ One Time Programmable）和多次編程兩類。 OTP器件只允許對 FPGA進(jìn)行一次編程，編程之后不能再次修改。多次編程器件允許對 FPGA多次編程，使用方便，容易修改設(shè)計(jì)方案。按邏輯單元結(jié)構(gòu)分類： 分為查找表型、多路選擇器型和乘積項(xiàng)型結(jié)構(gòu)。查找表型邏輯單元一般有 4輸入端，可產(chǎn)生任何 4輸入邏輯函數(shù)，輸出可以是寄存器型或者組合型。查找表型邏輯單元能快速有效地實(shí)現(xiàn)數(shù)據(jù)通道、增強(qiáng)型寄存器、數(shù)學(xué)運(yùn)算及數(shù)字信號處理器的設(shè)計(jì)。多路選擇器型邏輯單元通過多路數(shù)據(jù)選擇器實(shí)現(xiàn)各種邏輯函數(shù)。乘積項(xiàng)型邏輯單元由與門陣列、或門和觸發(fā)器組成，乘積項(xiàng)型結(jié)構(gòu)適于實(shí)現(xiàn)復(fù)雜組合邏輯、狀態(tài)機(jī)設(shè)計(jì)等。2 可編程邏輯器件的分類按集成度 (PLD)分類 PLD是一種由用戶根據(jù)需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。目前主要有兩大類型即： CPLD（ ComplexPLD） FPGA (FieldProgrammableGateArray)。 PROM （ Programmable Read Only Memory）工作原理： 1970年，出現(xiàn)了第一個(gè)最簡單的可編程邏輯器件 PROM，最初 PROM只是作為計(jì)算機(jī)存儲器使用，用來存儲程序和數(shù)據(jù)。由于 PROM是與或陣列形式，因此也能夠方便地實(shí)現(xiàn)多輸入多輸出組合函數(shù)。右圖給出一個(gè)與陣列固定、或陣列可編程的 PROM示意圖，只說明 PROM的工作原理，不代表 PROM的實(shí)際電路。圖中與陣列是一個(gè)全譯碼的固定陣列，輸入 3個(gè)變量，輸出為 2n 個(gè)最小項(xiàng)?；蜿嚵杏捎脩艟幊蹋梢詫?shí)現(xiàn) 3輸出的函數(shù)。每一個(gè)輸出可根據(jù)需要任意選擇一些最小項(xiàng)相或，在輸出端產(chǎn)生若干個(gè)最小項(xiàng)之和的組合函數(shù)。PLA （ Programmable Logic Array）工作原理： PROM的進(jìn)一步演化產(chǎn)生了與 /或陣列均可編程的可編程陣列邏輯 PLA， 1975年 PLA首次投入使用。 PLA與 PROM相比，提高了芯片利用率，縮小了系統(tǒng)體積。由于信號通過可編程連線所需時(shí)間比 PROM固定與陣列要長，因此器件工作速度不夠高。目前， PLA已不常使用。PLA結(jié)構(gòu)如圖所示，與 /或陣列均可編程。與陣列可編程：采用部分譯碼方式，通過編程使其產(chǎn)生所需要的乘積項(xiàng)，乘積項(xiàng)不一定是全部 n個(gè)輸入的組合?；蜿嚵锌删幊蹋哼x擇所需的乘積項(xiàng)相或，在輸出端產(chǎn)生乘積項(xiàng)之和的函數(shù)。PAL （ Programmable Array Logic）工作原理： 20世紀(jì) 70年代末期，出現(xiàn)了與陣列可編程，或陣列固定的 PAL器件，這種結(jié)構(gòu)不僅能實(shí)現(xiàn)多數(shù)邏輯功能，而且比 PLA速度快。 GAL （ Generic Array Logic）工作原理： 1985年， Lattice公司設(shè)計(jì)的通用陣列邏輯 GAL器件以及隨后出現(xiàn)的可擦除可編程邏輯器件 EPLD（ Erasable Programmable Logic Device）等都具有與PAL相似的結(jié)構(gòu)。PAL結(jié)構(gòu)：與陣列可編程或陣列固定CPLD（ Complex Programmable Logic Device） 工作原理 ：1984年， Altear公司發(fā)明了基于 CMOS和 EPROM技術(shù)組合的 CPLD。CPLD總體結(jié)構(gòu)： 由簡單可編程邏輯單元塊（ SPLD塊）、公共可編程互連矩陣構(gòu)成，互連矩陣實(shí)現(xiàn)各邏輯單元塊之間的連接?；ミB矩陣中的可編程開關(guān)可以是EPROM、 E2PROM、 Flash ROM或 SRAM，這取決于選擇的 CPLD制造商和器件系列。FPGA框架結(jié)構(gòu)由三部分組成：可編程輸入 /輸出模塊 I/OB (I/O Block)可配置邏輯模塊 CLB (Configurable Logic Block)可編程內(nèi)部連線 PI (Programmable Interconnect) I/OB： 位于芯片內(nèi)部四周，主要由邏輯門、觸發(fā)器和控制單元組成。在內(nèi)部邏輯陣列與外部芯片封裝引腳之間提供一個(gè)可編程接口。CLB： 是 FPGA的核心陣列，用于構(gòu)造用戶指定的邏輯功能，不同生產(chǎn)廠商的 FPGA器件其不同之處主要在核心陣列。每個(gè) CLB主要由查找表 LUT（ Look Up Table）、觸發(fā)器、數(shù)據(jù)選擇器和控制單元組成。PI： 位于 CLB之間，用于傳遞信息。編程后形成連線網(wǎng)絡(luò)，提供 CLB之間、 CLB與 I/OB之間的連線。FPGA基于 SRAM工藝 ASIC與 FPGA,CPLD之間的關(guān)系： 專用集成電路 ASIC（ Application Specific Integrated Circuit），相對于標(biāo)準(zhǔn)集成電路或通用集成電路而言，是一種為用戶專門設(shè)計(jì)和制造的專用集成電路，有全定制、門陣列和標(biāo)準(zhǔn)單元 ASIC之分。 相對于可編程器件來說 ASIC成本低，但通用性差，一般不具有現(xiàn)場或在線編程能力； 開發(fā) ASIC是通過 FPGA/CPLD來進(jìn)行初期的設(shè)計(jì)和驗(yàn)證。 FPGA/CPLD具有高度的靈活性，支出在線編程和現(xiàn)場可編程能力，在無需更改整體硬件電路結(jié)構(gòu)的情況下就可以修改電路系統(tǒng)；一旦產(chǎn)品設(shè)計(jì)成熟，硬件測試成功，即可流片量產(chǎn)，成為 ASIC。 FPGA器件選擇 FPGA器件種類多，選擇一款性價(jià)比合理的 FPGA
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