eda設(shè)計流程教學(xué)ppt課件(編輯修改稿)
2025-01-04 02:43 本頁面
【文章內(nèi)容簡介】 ify pro簡介 ? Synplify和 Synplify Pro是 Synplicity公司提供的專門針對 FPGA和 CPLD實現(xiàn)的邏輯綜合工具； ? 支持 VHDL93（ IEEE1076），包括std_logic_1164， Numeric_std，std_logic_Usigned， std_logic_Signed，std_logic_Arith； ? 和 Verilog95（ IEEE1364）的可綜合子集。 ? 建立工程 新建工程 添加我們要綜合的文件， top module要 最后添加 選中文件 點擊 add implementation options 設(shè)置： 在 Device的選項卡中選擇器件， 例如選用 Altera STRATIX 在 Options選項表中做設(shè)置 pipelining和 retiming的區(qū)別 ? Pipelining： 將較大的組合邏輯用寄存器分割成若干較小的邏輯， 減少從輸入到輸出的時延， 自動優(yōu)化乘法器、 ROM等結(jié)構(gòu)，提高工作頻率。 ? Retiming： 在不改變邏輯功能的前提下，自動用寄存器分割組合邏輯，在組合電路中插入平衡時延，提高芯片工作頻率。 本質(zhì)是寄存器在宏
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