eda設(shè)計流程教學(xué)ppt課件-展示頁
2024-12-17 02:43本頁面
【正文】 Mentor Graphics ? PC機： ActiveHDL、 Modesim Synplify 、 FPGA EXPRESS Xilinx: Foundation、 ISE Altera: Max + plusII 、 Quartus II 使用 Modelsim 進行仿真 ? ModelSim： HDL語言仿真器 ? 是工業(yè)界最優(yōu)秀的語言仿真器之一，提供友好的調(diào)試環(huán)境， 適合作 FPGA、 ASIC設(shè)計的 RTL級和門級電路仿真。 ? 支持 PC和 UNIX、 LINUX平臺，是唯一的單一內(nèi)核支持 VHDL和Verilog混合仿真的仿真器。 ? 具有個性化的圖形界面和用戶接口。 ? 建立一個 Project 添加我們寫好的文件 添加 編譯文件，出現(xiàn)錯誤， 雙擊 紅色部分 紅字部分為錯誤信息， 雙擊 紅字 ， 我們在一個新的窗口中看到錯誤的定位 錯誤信息 assgin clk_o1=clc_in后面忘記了“；”， 改正錯誤 ，關(guān)閉
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