fpga設(shè)計(jì)流程ppt課件-展示頁
2025-05-14 12:14本頁面
【正文】 從原理圖到語言 —— 方法學(xué)的飛躍 ?第三講 推行同步設(shè)計(jì) ?第四講 系統(tǒng)級仿真 ?第五講 綜合 ?第六講 布局布線 FPGA系列培訓(xùn)計(jì)劃（續(xù)） ?第七講 深入理解 FPGA和 CPLD ?第八講 FPGA的團(tuán)隊(duì)開發(fā) ?第九講 提高 FPGA性能的技巧 ?第十講 高手之路 FPGA標(biāo)準(zhǔn)設(shè)計(jì)流程 FPGA系列培訓(xùn)之熱身 公司現(xiàn)行流程 ?原理圖描述 ?波形圖仿真 ?廠商工具綜合 現(xiàn)行流程局限性 ?不具有跨平臺(tái)移植能力，不利于技術(shù)積累 ?仿真非常有限，無法進(jìn)行大數(shù)據(jù)量仿真 ?廠商工具綜合能力較差 ?易被廠商開發(fā)工具鎖定 標(biāo)準(zhǔn)流程 Design Entry TestBench IP Function Simulation Synthesis Gate level Simulation Place amp。 Route Constraints Static Timing Analysis Constraints Timing Simulation Program Design Entry ? VHDL/Verilog HDL描述 ?可以是兩種語言混合描述 ?描述必須是可綜合的 IP ?廠商工具產(chǎn)生的模塊（ Altera MagaWizard和 Xilinx Core Generator） ?公司購買的 IP Core ?公司自行開發(fā)的通用模塊 ? IP的形式可能是源代碼，也可能是 EDIF網(wǎng)表 Function Simulation Design Entry TestBench IP Function Simulation Synthesis Gate level Simulation Place amp。 Route Constraints Static Timing Analysis Constraints Timing Simulation Program TestBench ? TestBench用 VHDL和 Verilog HDL編寫 ?利用 HDL的語言機(jī)制
教學(xué)課件相關(guān)推薦
鄂ICP備17016276號-1