fpga設(shè)計(jì)流程-展示頁(yè)
2024-08-19 10:29本頁(yè)面
【正文】 一個(gè)設(shè)計(jì)庫(kù)文件中。 4 設(shè)計(jì)實(shí)現(xiàn)實(shí)現(xiàn)可理解為利用實(shí)現(xiàn)工具把邏輯映射到目標(biāo)器件結(jié)構(gòu)的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能連接的布線通道進(jìn)行連線，并產(chǎn)生相應(yīng)文件（如配置文件與相關(guān)報(bào)告）。仿真是指使用設(shè)計(jì)軟件包對(duì)已實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測(cè)試，模擬實(shí)際物理環(huán)境下的工作情況。綜合完成后可以輸出報(bào)告文件，列出綜合狀態(tài)與綜合結(jié)果，如資源使用情況、綜合后層次信息等。t Touch，使設(shè)計(jì)與綜合過(guò)程合理化。如果設(shè)計(jì)模型較大，可以采用層次化方式進(jìn)行綜合，先綜合下級(jí)模塊，后綜合上級(jí)模塊。利用FPGA Compiler II進(jìn)行設(shè)計(jì)綜合時(shí)，應(yīng)在當(dāng)前Project下導(dǎo)入設(shè)計(jì)源文件，自動(dòng)進(jìn)行語(yǔ)法分析，在語(yǔ)法無(wú)誤并確定綜合方式、目標(biāo)器件、綜合強(qiáng)度、多層保持選擇、優(yōu)化目標(biāo)等設(shè)置后，即可進(jìn)行綜合與優(yōu)化。FPGA Compiler II是一個(gè)完善的FPGA邏輯分析、綜合和優(yōu)化工具，它從HDL形式未優(yōu)化的網(wǎng)表中產(chǎn)生優(yōu)化的網(wǎng)表文件，包括分析、綜合和優(yōu)化三個(gè)步驟。對(duì)于綜合來(lái)說(shuō)，滿足要求的方案可能有多個(gè)，綜合器將產(chǎn)生一個(gè)最優(yōu)的或接近最優(yōu)的結(jié)果。2 設(shè)計(jì)綜合綜合，就是針對(duì)給定的電路實(shí)現(xiàn)功能和實(shí)現(xiàn)此電路的約束條件，如速度、功耗、成本及電路類型等，通過(guò)計(jì)算機(jī)進(jìn)行優(yōu)化處理，獲得一個(gè)能滿足上述要求的電路設(shè)計(jì)方案。通常，F(xiàn)PGA廠商軟件與第三方軟件設(shè)有接口，可以把第三方設(shè)計(jì)文件導(dǎo)入進(jìn)行處理。HDL語(yǔ)言描述在狀態(tài)機(jī)、控制邏輯、總線功能方面較強(qiáng)，使其描述的電路能特定綜合器（如Synopsys公司的FPGA Compiler II或FPGA Express）作用下以具體硬件單元較好地實(shí)現(xiàn)；而原理圖輸入在頂層設(shè)計(jì)、數(shù)據(jù)通路邏輯、手工最優(yōu)化電路等方面具有圖形化強(qiáng)、單元節(jié)儉、功能明確等特點(diǎn)，另外，在Altera公司Quartus軟件環(huán)境下，可以使用Momory Editor對(duì)內(nèi)部memory進(jìn)行直接編輯置入數(shù)據(jù)。1 設(shè)計(jì)輸入設(shè)計(jì)輸入包括使用硬件描述語(yǔ)言HDL、狀態(tài)圖與原理圖輸入三種方式。FPGA設(shè)計(jì)流程FPGA設(shè)計(jì)人體分為設(shè)計(jì)輸入、綜合、功能仿真（前仿真）、實(shí)現(xiàn)、時(shí)序仿真（后仿真）、配置下載等六個(gè)步驟，設(shè)計(jì)流程如圖2所示。下面分別介紹各個(gè)設(shè)計(jì)步驟。HDL設(shè)計(jì)方式是現(xiàn)今設(shè)計(jì)大規(guī)模數(shù)字集成電路的良好形式，除IEEE標(biāo)準(zhǔn)中VHDL與Verilog HDL兩種形式外，尚有各自FPGA廠家推出的專用語(yǔ)言，如Quartus下的AHDL。常用方式是以HDL語(yǔ)言為主，原理圖為輔，進(jìn)行混合設(shè)計(jì)以發(fā)揮二者各自特色。如Quartus與Fou
醫(yī)療健康相關(guān)推薦
鄂ICP備17016276號(hào)-1