fpga設(shè)計流程(存儲版)
【正文】 用多種EDA工具進(jìn)行處理，同時使用FPGA快速設(shè)計專用系統(tǒng)或作為檢驗(yàn)手段已經(jīng)成為數(shù)字系統(tǒng)設(shè)計中不可或缺的一種方式，了解并熟悉其設(shè)計流血應(yīng)成為現(xiàn)今電子工程師的一種必備知識。除網(wǎng)表外，還需要布局布線輸出的標(biāo)準(zhǔn)延時文件（sdf），將sdf文件加入仿真可以在窗口化界面設(shè)置加入，或通過激勵指定。性能分析在程序代碼執(zhí)行過程中可以分析出各部分代碼執(zhí)行時占用整個執(zhí)行時間的百分率。測試臺的產(chǎn)生可以直接使用文本編程得到，也可以使用圖形化工具輸入，再由軟件翻譯為HDL格式，例如使用HDL Bencher軟件利用其良好的波形輸入界面輸入測試激勵，再由其自動轉(zhuǎn)化為HDL格式而得到。***基于多種EDA工具的FPGA設(shè)計仿真工具M(jìn)odelsim與綜合工具FPGA Compiler II及布線工具Foundation Series或Quartus相配合實(shí)現(xiàn)FPGA設(shè)計流程圖如圖3所示。在綜合與時序仿真過程中交互使用PrimeTime進(jìn)行時序分析，滿足設(shè)計要求后即可進(jìn)行FPGA芯片投片前的最終物理驗(yàn)證。5 時序分析在設(shè)計實(shí)現(xiàn)過程中，在映射后需要對一個設(shè)計的實(shí)際功能塊的延時和估計的布線延時進(jìn)行時序分析；而在布局布線后，也要對實(shí)際布局布線的功能塊延時和實(shí)際布線延時進(jìn)行靜態(tài)時序分析。 （3）布局與布線：布局是指從映射取出定義的邏輯和輸入輸出塊，并把它們分配到FPGA內(nèi)部的物理位置，通常基于某種先進(jìn)的算法，如最小分割、模擬退火和一般的受力方向張弛等來完成；布線是指利用自動布線軟件使用布線資源選擇路徑試著完成所有的邏輯連接。綜合完成后可以輸出報告文件，列出綜合狀態(tài)與綜合結(jié)果，如資源使用情況、綜合后層次信息等。FPGA Compiler II是一個完善的FPGA邏輯分析、綜合和優(yōu)化工具，它從HDL形式未優(yōu)化的網(wǎng)表中產(chǎn)生優(yōu)化的網(wǎng)表文件，包括分析、綜合和優(yōu)化三個步驟。HDL語言描述在狀態(tài)機(jī)、控制邏輯、總線功能方面較強(qiáng)，使其描述的電路能特定綜合器（如Synopsys公司的FPGA Compiler II或FPGA Express）作用下以具體硬件單元較好地實(shí)現(xiàn)；而原理圖輸入在頂層設(shè)計、數(shù)據(jù)通路邏輯、手工最優(yōu)化電路等方面具有圖形化強(qiáng)、單元節(jié)儉、功能明確等特點(diǎn)，另外，在Altera公司Quartus軟件環(huán)境下，可以使用Momory Editor對內(nèi)部memory進(jìn)行直接編輯置入數(shù)據(jù)。HDL設(shè)計方式是現(xiàn)今設(shè)計大規(guī)模數(shù)字集成電路的良好形式，除IEEE標(biāo)準(zhǔn)中VHDL與Verilog HDL兩種形式外，尚有各自FPGA廠家推出的專用語言，如Quartus下的
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