fpga設(shè)計(jì)流程-文庫(kù)吧
2025-07-20 10:29 本頁(yè)面
【正文】 約束條件所驅(qū)動(dòng)。利用FPGA Compiler II進(jìn)行設(shè)計(jì)綜合時(shí)，應(yīng)在當(dāng)前Project下導(dǎo)入設(shè)計(jì)源文件，自動(dòng)進(jìn)行語(yǔ)法分析，在語(yǔ)法無(wú)誤并確定綜合方式、目標(biāo)器件、綜合強(qiáng)度、多層保持選擇、優(yōu)化目標(biāo)等設(shè)置后，即可進(jìn)行綜合與優(yōu)化。在此可以將兩步獨(dú)立進(jìn)行，在兩步之間進(jìn)行約束指定，如時(shí)鐘的確定、通路與端口的延時(shí)、模塊的算子共享、寄存器的扇出等。如果設(shè)計(jì)模型較大，可以采用層次化方式進(jìn)行綜合，先綜合下級(jí)模塊，后綜合上級(jí)模塊。在進(jìn)行上級(jí)模塊綜合埋設(shè)置下級(jí)模塊為Don39。t Touch，使設(shè)計(jì)與綜合過(guò)程合理化。綜合后形成的網(wǎng)表可以以EDIF格式輸出，也可以以VHDL或Verilog HDL格式輸出，將其導(dǎo)入FPGA設(shè)計(jì)廠商提供的可支持第三方設(shè)計(jì)輸入的專(zhuān)用軟件中，就可進(jìn)行后續(xù)的FPGA芯片的實(shí)現(xiàn)。綜合完成后可以輸出報(bào)告文件，列出綜合狀態(tài)與綜合結(jié)果，如資源使用情況、綜合后層次信息等。3 仿真驗(yàn)證從廣義上講，設(shè)計(jì)驗(yàn)證包括功能與時(shí)序仿真和電路驗(yàn)證。仿真是指使用設(shè)計(jì)軟件包對(duì)已實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測(cè)試，模擬實(shí)際物理環(huán)境下的工作情況。前仿真是指僅對(duì)邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能否滿(mǎn)足原設(shè)計(jì)的要求，仿真過(guò)程沒(méi)有加入時(shí)序信息，不涉及具體器件的硬件特性，如延時(shí)特性；而在布局布線(xiàn)后，提取有關(guān)的器件延遲、連線(xiàn)延時(shí)等時(shí)序參數(shù)，并在此基礎(chǔ)上進(jìn)行的仿真稱(chēng)為后仿真，它是接近真實(shí)器件運(yùn)行的仿真。 4 設(shè)計(jì)實(shí)現(xiàn)實(shí)現(xiàn)可理解為利用實(shí)現(xiàn)工具把邏輯映射到目標(biāo)器件結(jié)構(gòu)的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能連接的布線(xiàn)通道進(jìn)行連線(xiàn)，并產(chǎn)生相應(yīng)文件（如配置文件與相關(guān)報(bào)告）。通?？煞譃槿缦挛鍌€(gè)步驟。（1）轉(zhuǎn)換：將多個(gè)設(shè)計(jì)文件進(jìn)行轉(zhuǎn)換并合并到一個(gè)設(shè)計(jì)庫(kù)文件中。（2）映射：將網(wǎng)表中邏輯門(mén)映射成物理元素，即把邏輯設(shè)計(jì)分割到構(gòu)成可編程邏輯陣列內(nèi)的可配置邏輯塊與輸入輸出塊及其它資源中的過(guò)程。 （3）布局與布線(xiàn)：布局是指從映射取出定義的邏輯和輸入輸出塊，并把它們分配到FPGA內(nèi)部的物理位置，通?；谀撤N先進(jìn)的算法，如最小分割、模擬退火和一般的受力方向張弛等來(lái)完成；布線(xiàn)是指利用自動(dòng)布線(xiàn)軟件使用布線(xiàn)資源選擇路徑試著完成所有的邏輯連接。因最新的設(shè)計(jì)實(shí)現(xiàn)工具是時(shí)序驅(qū)動(dòng)的，即在器件的布局布線(xiàn)期間對(duì)整個(gè)信號(hào)通道執(zhí)行時(shí)序分析，因此可以使用約束條件操作布線(xiàn)軟件，完成設(shè)計(jì)規(guī)定的性能要求。在布局布線(xiàn)過(guò)程中，可同時(shí)提取時(shí)序信息形成報(bào)靠。（4）時(shí)序提?。寒a(chǎn)生一反標(biāo)文件，供給后續(xù)的時(shí)序仿真使用。（5）配置：產(chǎn)生FPGA配置時(shí)的需要的位流文件。在實(shí)
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