【正文】 生 ◆ 狀態(tài)的有條件執(zhí)行 在所有標(biāo)準(zhǔn)部件中最重要的是同步二進制計數(shù)器（ SBC） , SBC有許多用途，其中一種即狀態(tài)產(chǎn)生 . 在根據(jù)無條件執(zhí)行狀態(tài)序列原則設(shè)計的電路中，轉(zhuǎn)移僅限于用以實現(xiàn)非二進制的無條件轉(zhuǎn)移類型是。 混合使用全局異步清除和局部同步清除會使電路功能混亂，導(dǎo)致產(chǎn)生異常情況。 第二種設(shè)計方法是在各個受時鐘控制的部件之后分別接入緩沖器，并在兩個緩沖輸出端之間接一平衡網(wǎng)絡(luò)。這時，重要的是，按照同步設(shè)計原理，處理請求的信號交換（握手）功能需要采用 R型觸發(fā)器，其應(yīng)用示于圖中。 FPGA設(shè)計與應(yīng)用 異步接口 ◆ 微處理器存儲器映射中的 FPGA 使 FPGA和一微處理器通信的簡單方法是把它放在微處理器的存儲器映射中。 在實際設(shè)計中，如密碼門、 ATM提款機一類需要手動輸入信息的地方，需要將某一具體信號進行連續(xù)存儲，常會使用到這種移位寄存器。這 3種表示方法是等價的，相互之間可以轉(zhuǎn)換。 CLR鍵可以清除用戶錯誤輸入的數(shù)據(jù) ，但必須在按下 ENT鍵之前 。所有的 FPGA芯片都需要經(jīng)過配置與編程才能實現(xiàn)用戶需要的功能。 在選擇配置方式之前應(yīng)該了解 Xillinx 公司各 FPGA系列具備的配置方式 ， 各 FPGA器件系列對配置方式支持情況如下表所示 FPGA設(shè)計與應(yīng)用 總結(jié)與結(jié)論 FPGA器件的配置對于電子系統(tǒng)設(shè)計者而言較為重要的內(nèi)容，但常常被忽視。 多年來 ， 它在對付強力攻擊時是比較安全的 。因此如圖所示，高速DES運算電路采用流水結(jié)構(gòu)， 16步迭代設(shè)計 16個運算模塊，分別稱作 LUNLUN … 、 LUN16，數(shù)據(jù)在各模塊間流水運算。在硬件實現(xiàn)時， S盒實現(xiàn)具有一定難度，其設(shè)計實現(xiàn)的好壞是影響算法整體加脫密速度的主要因素。但是，若硬件結(jié)構(gòu)設(shè)計不合理，即使 3DES算法芯片速度再高也不能實現(xiàn)高速加密系統(tǒng)。對于協(xié)議信息和安全管理信息，卡上 CPU不把此類數(shù)據(jù)送給安全芯片，而是直接處理并給計算機系統(tǒng)返回相關(guān)信息。 發(fā)送數(shù)據(jù)主要路徑是：本地微機把要處理的數(shù)據(jù)經(jīng) PCI總線寫入輸入 FIFO中，卡上 CPU把數(shù)據(jù)讀出并交給安全專用芯片進行處理，然后 CPU再把處理后的數(shù)據(jù)寫入網(wǎng)絡(luò)輸出數(shù)據(jù)緩沖中，經(jīng)網(wǎng)絡(luò)發(fā)到目的端；對于協(xié)議信息和安全管理信息，卡上 CPU不把此類數(shù)據(jù)送給安全芯片，而是直接處理并給本地微機返回相關(guān)信息，或者通過卡上的網(wǎng)絡(luò)接口發(fā)到目的端。 通過對加密卡的設(shè)計，展示出了 FPGA在加密卡上的應(yīng)用，讓我們從一個更高的角度來理解 FPGA的設(shè)計，在以后的設(shè)計實踐中也有利于從 FPGA接口方面考慮來完善FPGA本身的設(shè)計。該器件低功耗的關(guān)鍵是采用了 Zero Power互連陣列，它用一個由外部邏輯實現(xiàn)的 CMOS門，代替了其它 CPLD常用的對電流敏感的運放。從設(shè)計角度來看，它的趨勢是以各種宏模塊的集成來代替分離的芯片，混合 FPGA便是這一趨勢下的必然產(chǎn)物。 芯片向大規(guī)模系統(tǒng)芯片挺進，力求在大規(guī)模應(yīng)用中取代 ASIC。 FPGA設(shè)計與應(yīng)用 ８ .３ 總結(jié)與結(jié)論 綜上所述 ， 我們可以看到在新世紀(jì) ， 以 FPGA為代表的數(shù)字系統(tǒng)現(xiàn)場集成技術(shù)正朝著以下幾個方向發(fā)展 。典型的 IP核庫有 Xilinx公司提供的LogiCORE和 AllianceCORE。 不僅如此，更有新型的公司以其特色的技術(shù)加入低壓、低功耗芯片的競爭。而時序邏輯則可以用來產(chǎn)生與運算過程有關(guān)的（按時間節(jié)拍）多個控制信號序列包括存儲運算的結(jié)果和取出存儲器中的數(shù)據(jù)。而安全專用芯片也作為能獨立執(zhí)行的智能控制器從輸入 FIFO中讀出數(shù)據(jù)并進行處理，然后把處理后的數(shù)據(jù)重新寫入輸出 FIFO中，再經(jīng) PCI總線提交給微機系統(tǒng)處理。 FPGA設(shè)計與應(yīng)用 3DESPCI安全卡的設(shè)計 ◆ 6種 PCI安全卡典型結(jié)構(gòu)性能分析和比較 如圖所示典型結(jié)構(gòu) 1的主要組成部件是：嵌入式 CPU基本系統(tǒng)、 PCI橋、安全專用芯片、雙端口 SRAM。 FPGA設(shè)計與應(yīng)用 3DESPCI安全卡的設(shè)計 ◆ 3DES卡結(jié)構(gòu)設(shè)計 ◆ 6種 PCI安全卡典型結(jié)構(gòu)性能分析和比較 FPGA設(shè)計與應(yīng)用 3DESPCI安全卡的設(shè)計 ◆ 3DES卡結(jié)構(gòu)設(shè)計 安全卡的硬件系統(tǒng)結(jié)構(gòu)設(shè)計在解決高速數(shù)據(jù)傳輸問題中起著極為重要的作用，同時在減小設(shè)計難度和提高可靠性方面也有很大作用。 64bits初始密鑰經(jīng)過置換選擇 PC1去除校驗位并被分離成左右兩部分，各 28bits，在模式控制信號（加密或脫密）及內(nèi)部狀態(tài)機信號控制下，根據(jù)移位表，選擇輸出，經(jīng)壓縮置換 PC2同時形成各步迭代所需運算子密鑰 FPGA設(shè)計與應(yīng)用 3DES設(shè)計過程 ◆ DES算法高速運算電路模型設(shè)計 DES算法運算電路 如圖所示為 DES算法運算模塊的電路構(gòu)架，虛線框內(nèi)所示為單輪運算。由于 3DES算法本質(zhì)上就是三次 DES算法的運算，所以只要了解DES算法的設(shè)計過程，也就了解了 3DES算法的設(shè)計過程。 從密文 c導(dǎo)出明文 x的 3DES的解密過程是加密過程的反過程，其描述如下： FPGA設(shè)計與應(yīng)用 3DES模塊劃分 為了獲得更高的安全性 ， 三個密鑰應(yīng)該是互不相同的 。從配置開始之前到配置結(jié)束，所有的用戶 I/O管腳都處于高阻態(tài)。 模塊設(shè)計是 FPGA設(shè)計的根本 ，熟練掌握模塊設(shè)計能夠為進一步利用 FPGA完成電子設(shè)計打好堅實的基礎(chǔ) 。它包括了一個 12輸入鍵盤 （ 數(shù)字 0－ ENT、 CLR） ， 只有一個 3個數(shù)字的組合才能打開門 。狀態(tài)機的下一個狀態(tài)及輸出，不僅與輸入信號有關(guān)，而且還與寄存器當(dāng)前所處的狀態(tài)有關(guān)。 FPGA設(shè)計與應(yīng)用 總結(jié)與結(jié)論 當(dāng)數(shù)字系統(tǒng)的復(fù)雜度進一步提高，數(shù)據(jù)流的速度要求進一步提升時， IC設(shè)計者就要很謹(jǐn)慎的考慮數(shù)字系統(tǒng)的時序問題，在對數(shù)字系統(tǒng)的定時關(guān)系進行準(zhǔn)確的分析的基礎(chǔ)上掌握好同步技術(shù)是高水平的 IC設(shè)計者所必需的，也值得每個 FPGA設(shè)計者研讀。 FPGA設(shè)計與應(yīng)用 異步接口 ◆ 握手發(fā)送數(shù)據(jù)的安全性 一般說來，圍繞握手過程的保護措施愈多，數(shù)據(jù)完整性愈大，但是系統(tǒng)性能愈低。故它包含一有效時鐘邊緣 。 解決方法是使用一個低驅(qū)動強度的源 D型觸發(fā)器 ， 并且不加緩沖 。 FPGA設(shè)計與應(yīng)用 同步清除 雖然本章中作為單元電路介紹的同步清除在功能上，在某些情況下，等效于異步清除，但是當(dāng)一電路有全局復(fù)位功能時優(yōu)先選用同步清除的理由如下： 某些電路具有自己的同步清除功能。它順序取16項數(shù)據(jù)，并輸出其和。它有一個從其輸出端到其輸入端的反饋環(huán)路，使其能保持?jǐn)?shù)據(jù)長達若干個時鐘周期。 FPGA設(shè)計與應(yīng)用 第 4章 FPGA的同步設(shè)計 同步的定義 中央允許產(chǎn)生器 同步部件 狀態(tài)產(chǎn)生 異步接口 同步清除 時鐘歪斜的清除 總結(jié)與結(jié)論 FPGA設(shè)計與應(yīng)用 同步的定義 對于靜態(tài)同步設(shè)計 ， 我們稱一個系統(tǒng)是同步的 ， 假若： ；并且仍是象一次時鐘那樣的時鐘信號 。 FPGA設(shè)計與應(yīng)用 基本簡單數(shù)學(xué)運算 ◆ 4位乘法器 組合邏輯實現(xiàn)的乘法器 移位相加乘法器 查找表乘法器 移位相加乘法器實現(xiàn)簡單，它的基本設(shè)計思想就是采用一種稱之為迭代的方式，根據(jù)乘數(shù)的每一位是否為 1進行計算，若為 1則將被乘數(shù)移位相加，這種實現(xiàn)方式使得在乘法計算中，每算出一乘積項就加到乘積中，此時的積稱作部分積。對于位數(shù)較多的也可采用流水方式。 本節(jié)中主要通過例子程序使讀者初步理解 VHDL的語法構(gòu)成，書中介紹的是一個加法器完整的 VHDL語句描述，包括注釋、庫文件說明、實體、結(jié)構(gòu)體、進程語句、條件語句、例化語句等。 為了給設(shè)計者提供自由度和靈活性， VHDL語言允許用戶自定義數(shù)據(jù)類型，命令為： TYPE 數(shù)據(jù)類型名 [，數(shù)據(jù)類型名 …] IS 數(shù)據(jù)類型定義 常量 常量在設(shè)計中不會發(fā)生變化，可以增加程序的可讀性，書寫格式為： CONSTANT 常量名