【正文】 IG 配置控制 TMS JTAG狀態(tài)控制6 NC（引腳懸空） NC7 nSTATUS 配置的狀態(tài) NC8 NC NC9 DATA0 配置到器件的數(shù)據(jù) TDI 配置到器件的數(shù)據(jù)10 GND 信號地 GND 信號地ByteBlasterMV下載電纜中的數(shù)據(jù)轉(zhuǎn)換電路：圖中標(biāo)示（ 1）串聯(lián)電阻的阻值均為 100Ω，標(biāo)示（ 2）上拉電阻的阻值均為 。被動串行 PS配置方式： 配置數(shù)據(jù)通過下載電纜串行地送到 PLD器件，配置數(shù)據(jù)的同步時鐘由數(shù)據(jù)源提供。 PS方式下可以對單個或多個 FPGA器件進(jìn)行配置。這里選擇 FLEX10K器件的連接為例，單個 FPGA器件與下載電纜的連接如圖所示，器件配置文件為 SRAM目標(biāo)文件（ .sof），該文件是QuartusII編譯時自動產(chǎn)生的，如果 DATA0引腳在用戶狀態(tài)中被占用，在配置過程中該引腳應(yīng)與用戶電路隔離。JTAG配置方式： 通過 ByteBlasterMV電纜以及 JTAG信號 TCK、 TMS、 TDI和 TDO完成FPGA器件配置。 JTAG方式下單個 FLEX10K器件與下載電纜的連接如圖所示，所有其它 I/O引腳在配置過程中均為三態(tài)。其他 FPGA器件的 JTAG連接基本相同。MasterBlaster/USB配置MasterBlaster／ USB配置： 配置電纜通過 PC機(jī) RS232串口或 USB接口將編程數(shù)據(jù)配置到目標(biāo)器件中。 MasterBlaster電纜提供 PS和 JTAG兩種下載方式。 MasterBlaster電纜的一端與計(jì)算機(jī)串口或 USB接口相連，另一端與電路板的標(biāo)準(zhǔn) 10針插座相連。編程數(shù)據(jù)從串口或 USB口通過電纜下載到電路板上的 FPGA中。SignalTap宏功能： 利用 MasterBlaster配置電纜不僅可以將設(shè)計(jì)項(xiàng)目的編程數(shù)據(jù)下載到目標(biāo)器件中，而且還可通過 SignalTap宏功能對特定器件進(jìn)行在線調(diào)試。 SignalTap宏功能是一種嵌入式邏輯分析儀，能夠在器件特定的觸發(fā)點(diǎn)捕獲數(shù)據(jù)并保存到器件內(nèi)部的嵌入式系統(tǒng)塊，數(shù)據(jù)通過與 JTAG接口相連的 MasterBlaster電纜上傳到 QuartusⅡ 波形編輯器中顯示，對波形進(jìn)行分析。具有標(biāo)準(zhǔn)串行電纜的 9針 D型插頭連接器與 RS232端口相連，連接信號及說明如表所示。引 腳 信號名稱 信號說明2 RX 接收數(shù)據(jù)3 TX 發(fā)送數(shù)據(jù)4 DTR 數(shù)據(jù)終端準(zhǔn)備好5 GND 信號地6 DSR 數(shù)據(jù)設(shè)備準(zhǔn)備好7 RTS 要求發(fā)送8 CTS 清除發(fā)送 MasterBlasterl0針插頭的引腳信號名稱引腳 PS方式下的信號名稱 JTAG方式下的信號名稱信號名 描述 信號名 描述l DCLK 時鐘 TCK 時鐘2 GND 信號地 GND 信號地3 CONFDONE 配置控制 TDO 器件輸出數(shù)據(jù)4 VCC 電源 VCC 電源5 nCONFIG 配置控制 TMS JTAG狀態(tài)機(jī)控制6 VIO MasterBlaster輸出驅(qū)動器參考電壓 VIO MasterBlaster輸出驅(qū)動器參考電壓7 nSTATUS 配置的狀態(tài) — NC8 — NC(引腳懸空 ) — NC9 DATA0 配置到器件的數(shù)據(jù) TDI 配置到器件的數(shù)據(jù)10 GND 信號地 GND 信號地MasterBlaster電纜供電方式： 有多種方式，可以采用電路板提供的 V供電；也可以由直流電源供電；還可以采用 USB電纜的 。MasterBlaster電纜供電優(yōu)先級： 優(yōu)先選擇電路板供電，當(dāng)電路板上的 ，MasterBlaster電纜能夠由直流電源或 USB電纜供電。MasterBlaster電纜的輸出驅(qū)動： 將電路板上的 VCC和 GND連接到 MasterBlaster電纜的 VCC、 VIO和 GND引腳。JTAG配置JTAG配置方式： 配置是經(jīng)過 JTAG接口信號 TCK、 TMS、 TDI和 TDO完成的， JTAG接口信號說明如表所示。 ByteBlasterMV電纜和 MasterBlaster電纜可對單個和多個含有 JTAG接口的芯片，如APEXⅡ 、 APEX20K、 Mercury、 ACEXlK和 FLEX10K等系列器件進(jìn)行編程或配置。引 腳 說 明 功 能TDI 測試數(shù)據(jù)輸入 測試和編程數(shù)據(jù)串行輸入指示引腳，數(shù)據(jù)在 TCK的上升沿輸入。TDO 測試數(shù)據(jù)輸出 測試和編程數(shù)據(jù)串行輸出指示引腳，數(shù)據(jù)在 TCK的下降沿輸出。如果不從器件中輸出數(shù)據(jù)，該引腳為三態(tài)。TMS 測試模式選擇 輸入引腳，提供控制信號以確定 TAP控制器狀態(tài)機(jī)的轉(zhuǎn)換。狀態(tài)機(jī)內(nèi)的轉(zhuǎn)換發(fā)生在 TCK的上升沿， TMS必須在 TCK的上升沿前建立， TMS在 TCK的上升沿賦值。TCK 測試時鐘輸入 時鐘輸入到邊界掃描測試 BST電路，一些操作發(fā)生在 TCK上升沿，另一些操作發(fā)生在 TCK下降沿。TRST 測試復(fù)位輸入 (可選項(xiàng) ) 低電平有效異步復(fù)位 BST電路。根據(jù) IEEE標(biāo)準(zhǔn) 1149． 1， TRST引腳為可選項(xiàng)。如 FLEXl0K器件的 144腳 TQFP封裝沒有 TRST引腳，此時可忽略 TRST信號。MasterBlaster或 ByteBlasterMV的 JTAG配置連接如圖所示，其他 I/O引腳在配置過程中均為三態(tài)。FPGA采用 JTAG配置時，其它常規(guī)配置引腳也應(yīng)該正確連接，表中列舉了需要連接的引腳。信號 說 明nCE 在器件鏈中所有含 JTAG接口的 PLD芯片， nCE接地連接，得到低電平的驅(qū)動，可用一個電阻下拉或由一些控制電路驅(qū)動。nSTATUS 經(jīng)過一個 1k或 10k上拉電阻到 VCC。在相同的 JTAG器件鏈中對多器件進(jìn)行配置時，每個 nSTATUS應(yīng)該單獨(dú)上拉到 VCC。CONG_DONE 經(jīng)過一個 1k或 10k上拉電阻到 VCC。在相同的 JTAG器件鏈中對多器件進(jìn)行配置時，每個 CONG—DONE應(yīng)該單獨(dú)上拉到 VCC。nCONFIG 通過一個上拉電阻到 VCC，得到高電平驅(qū)動，或由一些控制電路驅(qū)動。MSLE0、 MSLEl 引腳不能懸空，如果僅僅使用 JTAG配置模式，應(yīng)一起連到地。在非 JTAG模式配置時將用到這些引腳。DCLK 不能懸空，依方便而定，用高電平或低電平驅(qū)動。DATA0 不能懸空，依照方便而定，用高電平或低電平驅(qū)動。TRST 該 JTAG引腳不連接到下載電纜，應(yīng)該以邏輯高電平驅(qū)動作業(yè)一：上網(wǎng)下載 QuartusII軟件 ，自學(xué)軟件安裝、申請授權(quán)、基本功能使用；下載并閱讀至少 3篇涉及 EDA技術(shù)在通信工程領(lǐng)域應(yīng)用的相關(guān)文章，結(jié)合文章寫一篇 300字左右的讀后感；在文后標(biāo)清所看文章題目及出處；另外，寫對本課程的建議與想法。作業(yè)上交郵箱： ，作業(yè)內(nèi)標(biāo)清姓名、班級、學(xué)號，嚴(yán)禁抄襲