傳統(tǒng)fpga設(shè)計(jì)ppt課件-資料下載頁(yè)
2025-05-06 00:46本頁(yè)面
【正文】 設(shè)計(jì)的最高速度已經(jīng)由設(shè)計(jì)的構(gòu)造和器件的性能決定，時(shí)序約束只提供了設(shè)計(jì)需求，明確了設(shè)計(jì)內(nèi)部各單元哪些需要被優(yōu)待，哪些可以隨意。所以，沒(méi)必要在時(shí)序上加上很緊的約束，跟自己的電腦過(guò)不去，還浪費(fèi)青春，浪費(fèi)電。 適可而止才是正道 。 布局布線(xiàn)后驗(yàn)證 amp。仿真 ? 時(shí)序分析 動(dòng)態(tài)時(shí)序分析 需要測(cè)試向量 效率低 覆蓋率不能保證 靜態(tài)時(shí)序分析 不需要外部測(cè)試激勵(lì) 效率高 全覆蓋 精確度不高 ? STA時(shí)序模型 ? TPmin = Tcko +Tdelay +Tsetup Tskew ? Tcko + Tdelay Tskew ≥Thold ? Slack = Tp Tpmin ！ 盡量保證實(shí)現(xiàn)結(jié)果留有一定的余量 Xilinx STA tool overview ? 后仿 仿真模型 時(shí)序標(biāo)注 .sdf文件 提供三種延時(shí)值，最大、典型、最小 打印信息 $setup, $hold, $recovery ** Error:/path/to/xilinx/verilog/src/simprims/(96): $setup(negedge WE:29138 ps, posedge CLK:29151 ps, 373 ps)。 Time:29151 ps Iteration:0 Instance: /test_bench/u1/\U1/X_RAMD16\ 錯(cuò)誤類(lèi)型 相關(guān)信號(hào) 信號(hào)最后改變時(shí)間 要求時(shí)間 錯(cuò)誤報(bào)告事件 出錯(cuò)位置 出錯(cuò)模型 END
教學(xué)課件相關(guān)推薦
鄂ICP備17016276號(hào)-1