基于eda技術(shù)的dpsk調(diào)制系統(tǒng)設(shè)計(jì)-eda-資料下載頁
2025-08-05 22:07本頁面
【正文】 in std_logic。 相對碼輸入信號 y :out std_logic)。 絕對碼輸出信號end PL_DPSK2。architecture behav of PL_DPSK2 issignal q:integer range 0 to 3。 分頻signal xx:std_logic。 寄存相對碼beginprocess(clk,x) 此進(jìn)程完成相對碼到絕對碼的轉(zhuǎn)換beginif clk39。event and clk=39。139。 then if start=39。039。 then q=0。 elsif q=0 then q=1。 elsif q=3 then q=0。 y=xx xor x。 xx=x。 輸入信號x與前一輸入信號xx進(jìn)行異或 else q=q+1。 end if。end if。end process。end behav。對上述vhdl程序進(jìn)行編譯并生成電路元件5 系統(tǒng)仿真圖2圖3圖4圖2 為系統(tǒng)電路圖圖3 系統(tǒng)仿真整體圖圖4 系統(tǒng)仿真局部放大圖 clk為時(shí)鐘信號 start為始能信號 x為輸入基帶信號 y0 為絕對碼轉(zhuǎn)換成相對碼波形 y1 為調(diào)制后波形 y2 為解調(diào)后波形 y3 為相對碼轉(zhuǎn)換成絕對碼波形6 設(shè)計(jì)總結(jié)通過為期一周的數(shù)字通信原理與技術(shù)的課程設(shè)計(jì)，我感覺收獲頗豐。課程設(shè)計(jì)不僅是對前面所學(xué)知識的一種檢驗(yàn)，而且也是對自己能力的一種提高。通過這次課程設(shè)計(jì)使我明白了自己原來知識還比較欠缺。自己要學(xué)習(xí)的東西還太多，以前老是覺得自己什么東西都會(huì)，什么東西都懂，有點(diǎn)眼高手低。通過這次課程設(shè)計(jì)，我才明白學(xué)習(xí)是一個(gè)長期積累的過程，在以后的工作、生活中都應(yīng)該不斷的學(xué)習(xí)，努力提高自己知識和綜合素質(zhì)。在設(shè)計(jì)過程中，我通過查閱大量有關(guān)資料，與同學(xué)交流經(jīng)驗(yàn)和自學(xué)，并向老師請教等方式，使自己學(xué)到了不少知識，也經(jīng)歷了不少艱辛，但收獲同樣巨大。在整個(gè)設(shè)計(jì)中我懂得了許多東西，也培養(yǎng)了我獨(dú)立工作的能力，樹立了對自己工作能力的信心，相信會(huì)對今后的學(xué)習(xí)工作生活有非常重要的影響。而且大大提高了動(dòng)手的能力，使我充分體會(huì)到了在創(chuàng)造過程中探索的艱難和成功時(shí)的喜悅。雖然這個(gè)設(shè)計(jì)做的也不太好，但是在設(shè)計(jì)過程中所學(xué)到的東西是這次課程設(shè)計(jì)的最大收獲和財(cái)富，使我終身受益。參考文獻(xiàn)[1]樊昌信,[M].北京：國防工業(yè)出版社，2009：8795.[2]曹志剛，[M].北京:清華大學(xué)出版社,1994:3443.[3]王興亮,[M].西安:西安電子科技大學(xué)出版社,2009:3241.
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