【正文】 OCESS (CLK) _______ IF __________________ THEN 邊沿檢測 IF Q1 10 THEN Q1 = (OTHERS = 39。039。)。 置零 ELSE Q1 = Q1 + 1 。 加1 END IF。 END IF。 END PROCESS 。 __________END bhv。2. 下面是一個多路選擇器的VHDL描述，試補充完整。LIBRARY IEEE。USE 。ENTITY bmux IS PORT ( sel : ____ STD_LOGIC。 A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 Y : ____ STD_LOGIC_VECTOR(___ DOWNTO 0)) 。END bmux。ARCHITECTURE bhv OF bmux ISBEGIN y = A when sel = 39。139。 ______ ______。END bhv。三、VHDL程序改錯仔細閱讀下列程序，回答問題LIBRARY IEEE。 1USE 。 2ENTITY LED7SEG IS 3PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 4 CLK : IN STD_LOGIC。 5 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 6END LED7SEG。 7ARCHITECTURE one OF LED7SEG IS 8 SIGNAL TMP : STD_LOGIC。 9BEGIN 10 SYNC : PROCESS(CLK, A) 11 BEGIN 12 IF CLK39。EVENT AND CLK = 39。139。 THEN 13 TMP = A。 14 END IF。 15 END PROCESS。 16 OUTLED : PROCESS(TMP) 17 BEGIN 18 CASE TMP IS 19 WHEN 0000 = LED7S = 0111111。 20 WHEN 0001 = LED7S = 0000110。 21 WHEN 0010 = LED7S = 1011011。 22 WHEN 0011 = LED7S = 1001111。 23 WHEN 0100 = LED7S = 1100110。 24 WHEN 0101 = LED7S = 1101101。 25 WHEN 0110 = LED7S = 1111101。 26 WHEN 0111 = LED7S = 0000111。 27 WHEN 1000 = LED7S = 1111111。 28 WHEN 1001 = LED7S = 1101111。 29 END CASE。 30 END PROCESS。 31END one。 323. 在程序中存在兩處錯誤，試指出，并說明理由：4. 修改相應行的程序：錯誤1 行號： 程序改為：錯誤2 行號： 程序改為：四、閱讀下列VHDL程序，畫出原理圖（RTL級）LIBRARY IEEE。USE 。ENTITY HAD IS PORT ( a : IN STD_LOGIC。 b : IN STD_LOGIC。 c : OUT STD_LOGIC。 d : OUT STD_LOGIC )。END ENTITY HAD。ARCHITECTURE fh1 OF HAD ISBEGIN c = NOT(a NAND b)。 d = (a OR b)AND(a NAND b)。END ARCHITECTURE fh1。五、請按題中要求寫出相應VHDL程序3. 帶計數(shù)使能的異步復位計數(shù)器輸入端口： clk 時鐘信號rst 異步復位信號en 計數(shù)使能load 同步裝載data （裝載）數(shù)據(jù)輸入，位寬為10輸出端口： q 計數(shù)輸出，位寬為104. 看下面原理圖，寫出相應VHDL描述六、綜合題下圖是一個A/D采集系統(tǒng)的部分，要求設計其中的FPGA采集控制模塊，該模塊由三個部分構成：控制器（Control）、地址計數(shù)器（addrt）、內嵌雙口RAM（adram）?？刂破鳎╟ontrol）是一個狀態(tài)機，完成AD574的控制，和adram的寫入操作。Adram是一個LPM_RAM_DP單元，在wren為’1’時允許寫入數(shù)據(jù)。試分別回答問題下面列出了AD574的控制方式和控制時序圖AD574邏輯控制真值表（X表示任意）CECSRCK12_8A0工 作 狀 態(tài)0XXXX禁止X1XXX禁止100X0啟動12位轉換100X1啟動8位轉換1011X12位并行輸出有效10100高8位并行輸出有效10101低4位加上尾隨4個0有效AD574工作時序：6. 要求AD574工作在12位轉換模式，K12_A0在control中如何設置7. 試畫出control的狀態(tài)機的狀態(tài)圖8. 對地址計數(shù)器模塊進行VHDL描述輸入端口：clkinc 計數(shù)脈沖 tclr 計數(shù)器情零輸出端口：rdaddr RAM讀出地址，位寬10位9. 根據(jù)狀態(tài)圖，試對control進行VHDL描述10. 已知adram的端口描述如下 ENTITY adram IS PORT ( data : IN STD_LOGIC_VECTOR (11 DOWNTO 0)。 寫入數(shù)據(jù) wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 寫入地址 rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 讀地址 wren : IN STD_LOGIC := 39。139。 寫使能 q : OUT STD_LOGIC_VECTOR (11 DOWNTO 0) 讀出數(shù)據(jù) )。END adram。 試用例化語句，對整個FPGA采集控制模塊進行VHDL描述 EDA試卷答案一、單項選擇題2. 基于EDA軟件的FPGA/CPLD設計流程為：原理圖/HDL文本輸入→__A__→綜合→適配→____B____→編程下載→硬件測試。P14A. 功能仿真 B. 時序仿真C. 邏輯綜合 D. 配置3. IP核在EDA技術和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實現(xiàn)該功能塊的具體電路的IP核為__A___。P25A. 軟IP B. 固IPC. 硬IP D. 全對4. 綜合是EDA設計流程的關鍵步驟，在下面對綜合的描述中，_____D____是錯誤的。P15A. 綜合就是把抽象設計層次中的一種表示轉化成另一種表示的過程。B. 綜合就是將電路的高級語言轉化成低級的，可與FPGA / CPLD的基本結構相映射的網(wǎng)表文件。C. 為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束。D. 綜合可理解為，將軟件描述與給定的硬件結構用電路網(wǎng)表文件表示的映射過程，并且這種映射關系是唯一的（即綜合結果是唯一的）。5. 大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，其中CPLD通過___A__實現(xiàn)其邏輯功能。P42A. 可編程乘積項邏輯 B. 查找表（LUT）C. 輸入緩沖 D. 輸出緩沖6. VHDL語言是一種結構化設計語言；一個設計實體（電路模塊）包括實體與結構體兩部分，結構體描述_____B___。P274A. 器件外部特性 B. 器件的內部功能 C. 器件外部特性與內部功能 D. 器件的綜合約束7. 電子系統(tǒng)設計優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運行速度（即速度優(yōu)化）；下列方法中___A___不屬于面積優(yōu)化。P238A. 流水線設計 B. 資源共享C. 邏輯優(yōu)化 D. 串行化8. 進程中的信號賦值語句，其信號更新是___B____。P134A. 立即完成 B. 在進程的最后完成C. 按順序完成 D. 都不對9. 不完整的IF語句，其綜合結果可實現(xiàn)__A__。P147A. 時序邏輯電路 B. 組合邏輯電路C. 雙向電路 D. 三態(tài)控制電路10. 狀態(tài)機編碼方式中，其中__A__占用觸發(fā)器較多，但其簡單的編碼方式可減少狀態(tài)譯碼組合邏輯資源，且易于控制非法狀態(tài)。P221A. 一位熱碼編碼 B. 順序編碼C. 狀態(tài)位直接輸出型編碼 D. 格雷碼編碼二、VHDL程序填空1. 下面程序是1位十進制計數(shù)器的VHDL描述，試補充完整。LIBRARY IEEE。USE 。USE 。ENTITY CNT10 IS PORT ( CLK : IN STD_LOGIC 。 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) 。END CNT10。ARCHITECTURE bhv OF CNT10 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0)。BEGIN PROCESS (CLK) BEGIN IF CLK39。EVENT AND CLK = 39。139。 THEN 邊沿檢測 IF Q1 10 THEN Q1 = (OTHERS = 39。039。)。 置零 ELSE Q1 = Q1 + 1 。 加1 END IF。 END IF。 END PROCESS 。 Q = Q1。END bhv。2. 下面是一個多路選擇器的VHDL描述，試補充完整。LIBRARY IEEE。USE 。ENTITY bmux IS PORT ( sel : IN STD_LOGIC。 A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 Y : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)) 。END bmux。ARCHITECTURE bhv OF bmux ISBEGIN y = A when sel = 39。139。 ELSE B。END bhv。三、VHDL程序改錯仔細閱讀下列程序，回答問題LIBRARY IEEE。 1USE 。 2ENTITY LED7SEG IS 3PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 4 CLK : IN STD_LOGIC。 5 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 6END LED7SEG。 7ARCHITECTURE one OF LED7SEG IS 8 SIGNAL TMP : STD_LOGIC。 9BEGIN 10 SYNC : PROCESS(CLK, A) 11 BEGIN 12 IF CLK39。EVENT AND CLK = 39。139。 THEN 13 TMP = A。 14 END IF。 15 END PROCESS。 16 OUTLED : PROCESS(TMP) 17 BEGIN 18 CASE TMP IS 19 WHEN 0000 = LED7S = 0111111。 20 WHEN 0001 = LED7S = 0000110。 21 WHEN 0010 = LED7S = 1011011。 22 WHEN 0