【正文】 . 器件外部特性 B. 器件的內(nèi)部功能 C. 器件外部特性與內(nèi)部功能 D. 器件的綜合約束7. 電子系統(tǒng)設(shè)計優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；下列方法中___A___不屬于面積優(yōu)化。P221A. 一位熱碼編碼 B. 順序編碼C. 狀態(tài)位直接輸出型編碼 D. 格雷碼編碼二、VHDL程序填空1. 下面程序是1位十進(jìn)制計數(shù)器的VHDL描述，試補(bǔ)充完整。ENTITY CNT10 IS PORT ( CLK : IN STD_LOGIC 。BEGIN PROCESS (CLK) BEGIN IF CLK39。039。 END IF。2. 下面是一個多路選擇器的VHDL描述，試補(bǔ)充完整。 A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。139。 1USE 。 6END LED7SEG。139。 16 OUTLED : PROCESS(TMP) 17 BEGIN 18 CASE TMP IS 19 WHEN 0000 = LED7S = 0111111。 23 WHEN 0100 = LED7S = 1100110。 27 WHEN 1000 = LED7S = 1111111。 31END one。USE 。 d : OUT STD_LOGIC )。END ARCHITECTURE fh1。ENTITY CNT1024 IS PORT ( CLK, RST, EN, LOAD : IN STD_LOGIC。ARCHITECTURE ONE OF CNT1024 ISBEGIN PROCESS (CLK, RST, EN, LOAD, DATA) VARIABLE Q1 : STD_LOGIC_VECTOR (9 DOWNTO 0)。039。 AND CLK39。 ELSE IF EN = 39。 END IF。END ONE。 Y : INOUT STD_LOGIC。039。 ELSE B = 39。 END PROCESS。Adram是一個LPM_RAM_DP單元，在wren為’1’時允許寫入數(shù)據(jù)。entity addr_t is port ( clkinc, tclr : in std_logic。begin process (clkinc, tclr) begin if clkinc39。139。 else tmp = tmp + 1。 wraddr = tmp。use 。 rddata : out std_logic_vector (11 downto 0) )。 signal lock : std_logic。 k12_8 = 39。 cs = 39。139。 COMP : process (cst, status, addata) begin case (cst) is when s0 = rc = 39。 nst = s1。039。 then nst = s3。 lock = 39。 lock = 39。139。 when others = nst = s0。139。 end process。5. 已知adram的端口描述如下 ENTITY adram IS PORT ( data : IN STD_LOGIC_VECTOR (11 DOWNTO 0)。139。use 。 cs, ce, a0, rc, k12_8 : out std_logic。 status, clk : in std_logic。 ponent addr_t is port ( clkinc, tclr : in std_logic。 寫入數(shù)據(jù) wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 寫使能 q : OUT STD_LOGIC_VECTOR (11 DOWNTO 0) 讀出數(shù)據(jù) )。 signal wraddr : std_logic_vector (9 downto 0)。139。2．圖形文件的擴(kuò)展名是 ，仿真通道文件的擴(kuò)展名是 ，波形文件的擴(kuò)展名是 ，使用VHDL語言，文本設(shè)計文件的擴(kuò)展名是 。USE 。END if_case。ELSE y = d。4．設(shè)計時怎樣選擇CPLD和FPGA芯片？三、判斷下列語句是否正確，如有錯誤請在相應(yīng) 上改正。 end if。2． 畫出該程序的引腳示意圖。 ENTITY mux21 is port(a,b,s:in bit。039。Use 。 Cout: out std_logic)。 Elsif rising_edge(clk) then If en=’1’ then Case up is When ‘1’ = count=count+1。 End if。 End。3．VHDL基本結(jié)構(gòu)為. USE定義區(qū)，.PACKAGE定義區(qū)， ENTITY定義區(qū)ARCHITECTURE定義區(qū) ，和CONFIGURATION定義區(qū)。ENTITY if_case IS PORT ( a, b, c, d : IN Std_Logic。ARCHITECTURE logic OF if_case ISBEGINif_label: PROCESS(a, b, c, d, sel)BEGIN進(jìn)程語句敏感信號表IF sel=00 THEN y = a。END IF。 避免方法：（1）增加延時時間短的引腳的傳輸路徑使引腳間的傳輸時間相同即信號同時發(fā)生變化。強(qiáng)行加入的測試數(shù)據(jù)串行地移入邊界掃描單元，捕獲的數(shù)據(jù)串行移出并在器件外部同預(yù)期的結(jié)果進(jìn)行比較。答：MAX+PLUSⅡ的設(shè)計過程包括設(shè)計項(xiàng)目的建立與設(shè)計的輸入、設(shè)計編譯、設(shè)計校驗(yàn)（仿真和定時分析）、器件編程四個步驟。設(shè)計校驗(yàn)（項(xiàng)目仿真）：包括功能仿真、時序仿真和定時分析，可以利用軟件的仿真功能來驗(yàn)證設(shè)計項(xiàng)目的邏輯功能是否正確。FPGA邏輯單元是小單元，其輸入變量數(shù)通常只有幾個，2．內(nèi)部互連資源與連線結(jié)構(gòu) FPGA單元小、互連關(guān)系復(fù)雜，所以使用的互連方式較多。每次上電時須先對芯片配置，然后方可使用。三、知上升沿控制的D觸發(fā)器（原理圖如下）判斷下列程序是否有錯誤，如有則指出錯誤所在，并給出完整程序。 Q:out std_logic)。139。end one。程序一library ieee。 end mux21a。 當(dāng)S=0時 y=a，否則等b end one。Entity up_down is 定義實(shí)體 Port(clk,rst,en,up: in std_logic。Architecture a of up_down isSignal count: std_logic_vector(2 downto 0)。 當(dāng)up=1，減法計數(shù) End case。 Sum=count。五、編程題20分（每題10分）l．編寫包含以下內(nèi)容的實(shí)體代碼 端口 D 為12位輸入總線 端口 OE 和 CLK 都是1位輸入 端口 AD 為 12位雙向總線 端口 A為12位輸出總線 端口 INT 是1位輸出 端口 AS 是一位輸出同時被用作內(nèi)部反饋LIBRARY ieee。 ad: INOUT std_logic_vector(11 DOWNTO 0)。END my_design。ENTITY shifter ISPORT( din,clk: IN std_logic。 Q: OUT std_logic)。 U0:dff PORT MAP (d(0),clk,d(1))。 dout=d(4)。A. 軟IP B. 固IPC. 硬IP D. 全對4. 綜合是EDA設(shè)計流程的關(guān)鍵步驟，在下面對綜合的描述中，_________是錯誤的。D. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。A. 流水線設(shè)計 B. 資源共享C. 邏輯優(yōu)化 D. 串行化8. 進(jìn)程中的信號賦值語句，其信號更新是_________。LIBRARY IEEE。 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) 。039。 END IF。LIBRARY IEEE。 Y : ____ STD_LOGIC_VECTOR(___ DOWNTO 0)) 。 ______ ______。 2ENTITY LED7SEG IS 3PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 7ARCHITECTURE one OF LED7SEG IS 8 SIGNAL TMP : STD_LOGIC。 THEN 13 TMP = A。 20 WHEN 0001 = LED7S = 0000110。 24 WHEN 0101 = LED7S = 1101101。 28 WHEN 1001 = LED7S = 1101111。 323. 在程序中存在兩處錯誤，試指出，并說明理由：4. 修改相應(yīng)行的程序：錯誤1 行號： 程序改為：錯誤2 行號： 程序改為：四、閱讀下列VHDL程序，畫出原理圖（RTL級）LIBRARY IEEE。 c : OUT STD_LOGIC。 d = (a OR b)AND(a NAND b)。Adram是一個LPM_RAM_DP單元，在wren為’1’時允許寫入數(shù)據(jù)。 讀地址 wren : IN STD_LOGIC := 39。 試用例化語句，對整個FPGA采集控制模塊進(jìn)行VHDL描述 EDA試卷答案一、單項(xiàng)選擇題2. 基于EDA軟件的FPGA/CPLD設(shè)計流程為：原理圖/HDL文本輸入→__A__→綜合→適配→____B____→編程下載→硬件測試。B. 綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件。P42A. 可編程乘積項(xiàng)邏輯 B. 查找表（LUT）C. 輸入緩沖 D. 輸出緩沖6. VHDL語言是一種結(jié)構(gòu)化設(shè)計語言；一個設(shè)計實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述_____B___。P147A. 時序邏輯電路 B. 組合邏輯電路C. 雙向電路 D. 三態(tài)控制電路10. 狀態(tài)機(jī)編碼方式中，其中__A__占用觸發(fā)器較多，但其簡單的編碼方式可減少狀態(tài)譯碼組合邏輯資源，且易于控制非法狀態(tài)。USE 。ARCHITECTURE bhv OF CNT10 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0)。 THEN 邊沿檢測 IF Q1 10 THEN Q1 = (OTHERS = 39。 加1 END IF。END bhv。ENTITY bmux IS PORT ( sel : IN STD_LOGIC。ARCHITECTURE bhv OF bmux ISBEGIN y = A when sel = 39。三、VHDL程序改錯仔細(xì)閱讀下列程序，回答問題LIBRARY IEEE。 5 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。EVENT AND CLK = 39。 15 END PROCESS。 22 WH