【文章內(nèi)容簡介】 2)。 process(clk,reset,setfen) begin if(reset=39。039。) then count=00000000。 enfen_1=39。039。 elsif(clk39。event and clk=39。139。) then if(count(3 downto 0)=1001) then if(count01100000) then if(count=01011001) then count=00000000。 enfen_1=39。139。 else count=count+7。 end if。 else count=00000000。 enfen_1=39。039。 end if。 elsif(count01100000) then count=count+1。 enfen_1=39。039。 else count=00000000。 end if。 end if。 end process。end fun。（miao）仿真波形圖（miao）仿真分析 隨著clk脈沖信號(hào)的不斷到來，countmiao記錄出clk的脈沖個(gè)數(shù)，計(jì)數(shù)到59時(shí)，在下一個(gè)clk脈沖信號(hào)到來時(shí)，輸出端enfen輸出高定平，即向分進(jìn)位，同時(shí)countmiao清零。reset為清零端，當(dāng)reset低電平時(shí)，countmiao計(jì)數(shù)從零重新開始計(jì)數(shù)。setfen為分的手動(dòng)進(jìn)位端，當(dāng)setfen低電平時(shí)且clk脈沖到來時(shí)，輸出enfen高電平，向分進(jìn)位。（fen）設(shè)計(jì)（fen）VHDL程序描述library ieee。use 。use 。entity fen is port( imiao,clk,reset,setshi:in std_logic。 enshi:out std_logic。 countfen:out std_logic_vector(7 downto 0) )。end fen。architecture fun of fen is signal enshi_1,enshi_2:std_logic。 signal count:std_logic_vector(7 downto 0)。 begin countfen=count。 enshi_2=((not setshi) and clk)。 enshi=(enshi_1 or enshi_2)。 process(imiao,reset,setshi) begin if(reset=39。039。) then count=00000000。 elsif(imiao39。event and imiao=39。139。) then if(count(3 downto 0)=1001) then if(count1660) then if(count=01011001) then count=00000000。 enshi_1=39。139。 else count=count+7。 end if。 else count=00000000。 end if。 elsif(count01100000) then count=count+1。 enshi_1=39。039。 else count=00000000。 end if。 end if。 end process。end fun。（fen）仿真波形圖（fen）仿真分析 imiao為秒計(jì)數(shù)器的enfen進(jìn)位輸出端，當(dāng)enfen（imiao）高電平到來時(shí)，且clk高電平時(shí)，countfen開始計(jì)數(shù)。countfen計(jì)數(shù)到59時(shí)，下一個(gè)enfen（imiao）、clk到來時(shí)，enshi高電平，即向時(shí)進(jìn)位，同時(shí)countfen清零。reset為清零端，當(dāng)reset低電平時(shí)，countfen計(jì)數(shù)從零重新開始計(jì)數(shù)。setshi為時(shí)的手動(dòng)進(jìn)位端，當(dāng)setshi低電平時(shí)且clk脈沖到來時(shí)，輸出enshi時(shí)高電平，向時(shí)進(jìn)位。（shi）設(shè)計(jì)（shi）vHDL程序描述library ieee。use 。use 。entity shi is port( ifen,reset:in std_logic。 countshi:out std_logic_vector(7 downto 0) )。end shi。architecture fun of shi issignal count:std_logic_vector(7 downto 0)。 begin countshi=count。 process(ifen,reset) begin if(reset=39。039。) then count=00000000。 elsif(ifen39。event and ifen=39。139。) then if(count(3 downto 0)=1001) then if(count00100011) then count=count+7。 else count=00000000。 end if。 elsif(count00100011) then count=count+1。 else count=00000000。 end if。 end if。 end process。end fun。（shi）仿真波形圖（shi）仿真分析 ifen為分計(jì)數(shù)器的enshi進(jìn)位輸出端，當(dāng)enshi（ifen）為高電平時(shí)，countshi計(jì)數(shù)。countshi計(jì)數(shù)到23時(shí)，當(dāng)下一個(gè)enshi（ifen）、clk到來時(shí)，countshi會(huì)自動(dòng)清零。 reset為清零端，當(dāng)reset低電平時(shí)，countfen計(jì)數(shù)從零重新開始計(jì)數(shù)。（baoshi）設(shè)計(jì)（baoshi）VHDL程序描述library ieee。use 。use 。entity baoshi is port( clk:in std_logic。 inputmiao,inputfen:in std_logic_vector(7 downto 0)。 output:out std_logic )。end baoshi。architecture fun of baoshi is signal temp:std_logic。 signal nummiao,numfen:std_logic_vector(7 downto 0)。 begin nummiao=inputmiao。 numfen=inputfen。 output=temp。 process(clk,temp) begin if(clk39。event and clk=39。139。) then if(numfen=01011001) then case nummiao is when01011001=temp=39。139。 when others=temp=39。039。 end case。 end if。 if(numfen=00000000) then case nummiao is when00000000=temp=39。139。 when others=temp=39。039。 end case。 end if。 end if。 end process。end fun。（baoshi）仿真波形圖（baoshi）仿真分析 input為分計(jì)數(shù)器的輸出端，當(dāng)輸出59和00（十六進(jìn)制）時(shí)，整點(diǎn)報(bào)時(shí)器（baoshi）的輸出端output為高電平，點(diǎn)亮LED燈。其他情況時(shí)，LED燈均不發(fā)光。四、數(shù)字時(shí)鐘的驅(qū)動(dòng)與顯示設(shè)計(jì)（fenpin）設(shè)計(jì)（fenpin）原理 由于EDA實(shí)驗(yàn)箱中的脈沖信號(hào)源為10kHz，要得到需要脈沖可以通過定義count std_logic_vector(13 downto 0)，使count在 “00000000000000”和“10011100001111”之間的轉(zhuǎn)換實(shí)現(xiàn)。 在實(shí)驗(yàn)中，時(shí)鐘脈沖clk為1Hz，用于對(duì)時(shí)鐘的記數(shù)；掃描顯示譯碼器的脈沖clk，用來驅(qū)動(dòng)8個(gè)7段掃描共陰級(jí)數(shù)碼顯示管。掃描顯示譯碼器的脈沖，可以通過實(shí)驗(yàn)箱中的10kHz的脈沖產(chǎn)生。（fenpin）VHDL程序描述library ieee。use 。use 。entity fenpin isport( clk_10k:in std_logic。 clk:out std_logic )。end fenpin。architecture fun of fenpin issignal count:std_logic_vector(13 downto 0)。begin process(clk_10k) begin if (clk_10k39。event and clk_10k=39。139。) then if(count=10011100001111) then count=00000000000000。 clk=39。139。 else count= count+1。 clk=39。039。 end if。 end if。 end process。 end fun。（saomiao）設(shè)計(jì)（saomiao）原理 掃描顯示譯碼器是用來顯示時(shí)鐘數(shù)值的裝置，將數(shù)字時(shí)鐘的高低電平信號(hào)用數(shù)碼管的數(shù)值顯示出來。八個(gè)數(shù)碼管中，用六個(gè)數(shù)碼管顯示時(shí)、分和秒，另外兩個(gè)可做為時(shí)和分、分和秒之間的間隔，顯示。 首先對(duì)八個(gè)數(shù)碼管進(jìn)行掃描，每一時(shí)刻都只有一個(gè)數(shù)碼管處于掃描狀態(tài)，并將此時(shí)的數(shù)字時(shí)鐘的高低電平通過十六進(jìn)制的BCD碼轉(zhuǎn)換為數(shù)碼管顯示數(shù)值。（saomiao））VHDL程序描述library ieee。use 。use 。entity saomiao is port( clk_smxs:in std_logic。 shi:in std_logic_vector(7 downto 0)。 fen:in std_logic_vector(7 downto 0)。 miao:in std_logic_vector(7 downto 0)。 selout:out std_logic_vector(2 downto 0)。 segout:out std_logic_vector(6 downto 0) )。end saomiao。architecture fun of saomiao is signal temp:std_logic_vector(2 downto 0)。 signal seg:std_logic_vector(6 downto 0)。 signal sel:std_logic_vector(2 downto 0)。beginselout=sel。segout=seg。process(clk_smxs)variable num:std_logic_vector(3 downto 0)。 begin if (clk_smxs39。event and clk_smxs=39。139。 ) then if temp=111 then temp=000。 else temp=temp+1。 end if。 case temp is when 111 =num:=shi(7 downto 4)。 sel=000。 when 110 =num:=shi(3 downto 0)。 sel=001。 when 101 =num:=1010。 sel=010。 when 100 =num:=fen(7 downto 4)。 sel=011。 when 011 =num:=fen(3 downto 0)。 sel=100。 when 010 =num:=1010。 sel=101。 when 001 =num:=miao(7 downto 4)。 sel=110。 when 000 =num:=miao(3 downto 0)。 sel=111。 end case。 case num is when0000