eda技術(shù)與應(yīng)用實(shí)訓(xùn)報(bào)告(編輯修改稿)
2025-06-19 18:05 本頁面
【文章內(nèi)容簡介】 lse q=q+1。 if (q[3:0]==39。ha) begin q[3:0]=0。 q[7:4]=q[7:4]+1。 end if (q==39。h23) cout=1。 else cout=0。end end endmodule t60計(jì)數(shù)器源程序module t60(clk,clrn,j,q,cout)。 input clk,clrn,j。 output reg [7:0] q。 output reg cout。 always @ (posedge clk^j or negedge clrn) begin if (~clrn) q=0。 else begin if (q==39。h59) q=0。 else q=q+1。 if (q[3:0]==39。ha) begin q[3:0]=0。 q[7:4]=q[7:4]+1。 end if (q==39。h59) cout=1。 else cout=0。end end endmodule 年月日模塊module nyr2014(clrn,clk,jn,jy,jr,qn,qy,qr)。input clrn,clk,jn,jy,jr。output [15:0] qn。output [7:0]qy,qr。reg [15:0] qn。reg[7:0] qy,qr。reg clkn,clky。reg[7:0] date。reg clkn1, clkn2 , clkn3。 initial begin clkn1=1。 clkn2=2 。 clkn3=1。endinitial begin qn=39。h2000。qy=1。qr=1。end always @ (posedge (clk^jr) or negedge clrn)begin if (~clrn) qr=1。else beginif (qr==date) qr=1。 else qr=qr+1。 if (qr[3:0]==39。ha) begin qr[3:0]=0。 qr[7:4]=qr[7:4]+1。 end if (qr==date) clky=1。 else clky=0。end end always @ (posedge clky^jy or negedge clrn)begin if (~clrn) qy=1。 else begin if (qy==39。h12) qy=1。 else qy=qy+1。 if (qy[3:0]==39。ha) begin qy[3:0]=0。 qy[7:4]=qy[7:4]+1。 end if (qy==39。h12) clkn=1。 else clkn=0。end end always begin case(qy) 39。h01: date=39。h31。 39。h02: begin if ((qn/4==0)amp。(qn/100!=0)|(qn/400==0)) date=39。h29。 else date=39。h28。end 39。h03: date=39。h3
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