eda實訓(xùn)徐申申5篇(編輯修改稿)
2024-10-14 03:33 本頁面
【文章內(nèi)容簡介】 須通過應(yīng)用才能實現(xiàn)其價值！有些東西以為學(xué)會了，但真正到用的時候才發(fā)現(xiàn)是兩回事，所以我認(rèn)為只有到真正會用的時候才是真的學(xué)會了。本次設(shè)計過程中得到我們老師的悉心指導(dǎo)。甕老師多次詢問設(shè)計進(jìn)程，并為我們指點迷津，幫助我們理順設(shè)計思路，精心點撥。甕老師一絲不茍的作風(fēng)，嚴(yán)謹(jǐn)求實的態(tài)度，踏踏實實的精神，不僅授我以文，并將積極影響我今后的學(xué)習(xí)和工作。在此誠摯地向甕老師致謝。第四篇：EDA實訓(xùn)報告《EDA技術(shù)及其應(yīng)用》實 訓(xùn) 報 告班 級 08級電子信息工程技術(shù)2班 姓 名 學(xué) 號指導(dǎo)教師2010年 5 月 26 日 鄭州信息科技職業(yè)學(xué)院 機(jī)械電子工程系目錄一、實訓(xùn)名稱????????????????3二、實訓(xùn)目的????????????????3三、實訓(xùn)器材、場地?????????????3四、設(shè)計思想????????????????3五、設(shè)計任務(wù)與要求、設(shè)計源程序與模塊????3設(shè)計任務(wù)????????????????3 設(shè)計要求????????????????4 設(shè)計源程序及生成模塊??????????4 模塊連接????????????????14 引腳綁定????????????????15六、實訓(xùn)方法????????????????16七、實訓(xùn)心得體會??????????????16一、實訓(xùn)名稱：百年歷的設(shè)計與制作二、實訓(xùn)目的：掌握VHDL設(shè)計數(shù)字系統(tǒng)的應(yīng)用。掌握宏功能模塊的應(yīng)用。掌握系統(tǒng)存儲器數(shù)據(jù)讀寫編輯器的應(yīng)用。明確設(shè)計任務(wù)和要求，了解EDA技術(shù)的基本應(yīng)用過程及領(lǐng)域。理解百年歷的設(shè)計原理及分析方法。三、實訓(xùn)器材與場地：EDA實驗箱、計算機(jī)，EDA實驗室四、設(shè)計思路：先設(shè)計“秒”、“分”、“時”、“日”、“月”、“年”、“選擇”及“調(diào)整”等模塊，然后把各模塊按照生活中日歷時鐘走動的規(guī)律連接在一起，最后調(diào)試并下載、綁定引腳、調(diào)整。五、設(shè)計任務(wù)與要求、設(shè)計原理與模塊設(shè)計任務(wù)：用VHDL語言設(shè)計“秒鐘”即六十進(jìn)制計數(shù)器。用VHDL語言設(shè)計“分鐘” 即六十進(jìn)制計數(shù)器。用VHDL語言設(shè)計“時鐘” 即二十四進(jìn)制計數(shù)器。用VHDL語言設(shè)計“日”系統(tǒng)。用VHDL語言設(shè)計“月”系統(tǒng)。用VHDL語言設(shè)計“年”系統(tǒng)。用VHDL語言設(shè)計“選擇”系統(tǒng)。用VHDL語言設(shè)計“調(diào)整”系統(tǒng)。調(diào)用以上模塊，在Block Diagram/Schematic File 中編輯窗口中把它們按一定規(guī)律連接起來即百年歷系統(tǒng)。設(shè)計要求：在現(xiàn)實生活中，年份有平閏之分，當(dāng)平年的2月份有28天，閏年的2月份29天，每年的12月份都是31天，11月份都是30天，故在設(shè)計“年、月、日”系統(tǒng)時必須考慮它們之間的關(guān)系，由于手中的EDA實驗箱上的數(shù)碼管不足，必須設(shè)計一個“選擇”系統(tǒng)，讓“年月日時分秒”分成兩屏顯示。在現(xiàn)實生活中，日期和時間在不同的地方時間不同，故需設(shè)計一個“調(diào)整”系統(tǒng)用來調(diào)整日期及時間。設(shè)計源程序及其生成的模塊：六十進(jìn)制計數(shù)器源程序及其模塊library ieee。use 。use 。entity t60 is port(clk:in std_logic。m1:out std_logic_vector(3 downto 0)。m2:out std_logic_vector(3 downto 0)。cout:out std_logic)。end t60。architecture behav of t60 is begin process(clk)variable cq1,cq2:std_logic_vector(3 downto 0)。begin if clk39。event and clk=39。139。 then cq1:=cq1+1。if cq19 then cq1:=“0000”。cq2:=cq2+1。end if。if cq2=5 and cq1=9 then cq2:=“0000”。cq1:=“0000”。coutend if。end if。m1二十四進(jìn)制計數(shù)器源程序及其模塊library ieee。use 。use 。entity t24 is port(clk:in std_logic。q1:out std_logic_vector(3 downto 0)。q2:out std_logic_vector(3 downto 0)。cout:out std_logic)。end t24。architecture behav of t24 is begin process(clk)variable cq1,cq2:std_logic_vector(3 downto 0)。begin if clk39。event and clk=39。139。 then cq1:=cq1+1。if cq19 then cq1:=“0000”。cq2:=cq2+1。end if。if cq2=2 and cq13 then cq2:=“0000”。cq1:=“0000”。cout“日”系統(tǒng)源程序及其模塊library ieee。use 。use 。entity tian isport(clk:i
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