【文章內(nèi)容簡介】 圖知：設(shè)計的單元面積為1520um2.時間報告：Timing Report Timing約束報告：Design Report Constraints(click on verbose)看看是否所有約束都體現(xiàn)了？》沒有(面積約束沒有出現(xiàn))哪個是關(guān)鍵路徑?》Start Point:test End Point:timer/sec lsb next reg[0]/D：點擊“Create Design Schematic”按鈕，將會彈出頂層電路原理圖的視圖。如圖：點擊“Timing Timing Anaysis Drive”，看第一行，這就是關(guān)鍵路徑，如圖：：時間報告：點擊“Timing Report Timing”，Max paths per group設(shè)為10，Path type設(shè)為end，再點OK，如圖：看看是否只有一條關(guān)鍵路徑？》最長的Path Delay(Critical Path)確實只有一條，但是從Report Timing不難發(fā)現(xiàn)，仍有相當多條的Path，其Delay相當逼近Critical Path。標準報告：點擊“Design –Report Design Hierarchy”層次報告：點擊“Design Report Reference”(六).動態(tài)功率優(yōu)化與報告，你可以先看看時間、面積、功率。如下：cell Area=1520um2，timing=，powe dynamic=，leakage power=：：set_max_total_power 0 uwpile–inc：面積報告：由圖知，cell area=1547um2.時間報告： 由圖知，timing=功率報告： 由圖知，powe dynamic=，Leakgeg Power= Power Improve Capability(%)=22%.時間約束是否還奏效？》是（Power改善許多，Timing/Area仍不太受影響）Lab 22:Leakage Power . MultiVt (UMC90)通過乘法減少功率損耗：unix% cd SYNOPSYS/lab2/lab22：，然后再通過以下命令啟動Design Vision：unix% more .unix% dv：讀入設(shè)計：design_visionxgtsource ：面積報告：cell area=1516um2時間報告：timing=功率報告：Dynamic Power=，Leakage Power=.：set_max_total_power 0 nwpile–inc：面積報告：cell area=1545um2時間報告：timing=功率報告：Dynamic Power=，Leakage Power=.動態(tài)功率提升百分比：100%，功率損耗百分比：88%時間有沒有體現(xiàn)？》有（功率損耗大幅改善，面積/時間仍然差不多?。┳ⅲ簭谋緦嶒灴梢钥闯?，如果你有多重Vt的Lib，就盡量用，然后交給DC去合成，可以省下很多Power.Lab 23:DCTopographical(UMC90)DCtopographical：unix% cd SYNOPSYS/lab2/lab23：unix% more .unix% dv如圖：跟實驗21和22的腳本對比，有什么不同？》在 .：set_tcu_plus_files –max_tluplus lib/tluplus/ –tech2itf_map lib/tlup：create_mw_lib COOK_MW technology lib/ open \ mw_referce_library “l(fā)ib/FSD0A_A_GENERIC_CORE lib/FOD0A_B33_T33_GENERIC_IO”另外，在合成的地方改成用pile_ultra –no_auto當作合成指令，而不是pile（no_auto表示不要做auto_ungroup功能）。 opo 模式：unix% dv topo：創(chuàng)建Milkway，以及讀入設(shè)計、設(shè)定約束、綜合：design_visiontoposource 面積報告：cell area=1448um2時間報告：timing=功率報告：Dynamic Power=，Leakage Power=.綜合的結(jié)果跟實驗21和22有什么不同？》本實驗做出來的數(shù)據(jù)表示，如果你是用Synopsys APR(ex：IC Compiler/Astro)軟體畫Layout，當Layout完成后，！我們從實驗21可知，使用不準的WLM 來做設(shè)計，實在太過悲觀，Net Delay計算過大，這回照成你在做設(shè)計時，往往會誤以為自己做的結(jié)果太差，無法達到預(yù)期效能而重做或花時間再修改架構(gòu)，而造成無謂的時間浪費！另外，使用DCT Flow也會使Power分析出來的結(jié)果較為正確！相比之下，WLM所估的Power完全沒有參考依據(jù)。Lab 31:Toplevel Synthesis一．前期工作：unix% cd SYNOPSYS/lab3/lab31：unix% cd designunix% vi unix% vi unix% cd SYNOPSYS/lab3/lab31/syn_dcunix% vi (運行所有script 文件)unix% vi (輸入所有設(shè)計和核級約束)unix% vi (變異設(shè)計和在XG模式下DFT約束)unix% vi 03_output (保存所有script文件)二．運行腳本完成綜合：unix% cd run：unix% dv f ../ | tee dc_shellxgt –f../ | tee 注：如果機器太慢，然后繼續(xù)第六步！方法：點擊File Read，點open。、時間檢查面積：Design Report Area，如圖，cell area=檢查時間：Timing Report Timing，如圖，CHIP Timing=，CORE Timing=注：如果CORE Timing 跟CHIP Timing相差比較大，表示CHIP Boundary Constraint需再加強。 Tool,當作APR時要給的Constraint檔案。三．時許仿真(模擬)：unix% cd synopsys/lab3/lab31/tbench/presim 到prelayout模擬：unix% ln –s ../../syn_dc/run/ .unix% ln –s ../../syn_dc/run/ .：initial $sdf_annotate(,chip)。函數(shù)是否能通過？unix% ncverilog –v ../ +access+rLab 32:CHIPlevel Synthesis一．前期工作：unix% cd SYNOPSYS/lab3/lab32unix% cd syn_dcunix% vi 在這個例程中有什么輸入輸出pad單元被使用？》Input Pad Cell:PDIDGZ，Output Pad Cell:PD008CDG在這個歷程中有什么輸入輸出pad單元名字？》Input Cell Name:ipad_clk,ipad_reset,ipad_si,ipad_se,ipad_x7~ipad_x10。 Output Cell Name:opad_Y9~opad_Y0,opad_so Vision的XG模式：unix% cd rununix% dv，如圖：？》lab31是切換到toplevel（CS），準備給予Toplevel constraints () lab32是切換到chiplevel(CHIP),準備給予CHIPlevel constraints()，如圖：？》第一點： lab31是切換到toplevel（CS），準備從toplevel作Synthesis lab32是切換到chipleves(CHIP)，準備從