【文章內(nèi)容簡介】 D_LOGIC。Q1,Q2:OUT STD_LOGIC)。END COMPONENT。COMPONENT D 調(diào)用D觸發(fā)器聲明語句PORT(D,C:IN STD_LOGIC。CLK:IN STD_LOGIC。Q:OUT STD_LOGIC)。END COMPONENT。COMPONENT MUX21調(diào)用二選一選擇器聲明語句PORT(B,A:IN STD_LOGIC。S:IN STD_LOGIC。C:OUT STD_LOGIC)。END COMPONENT。SIGNAL AA,BB,CC,DD: STD_LOGIC。BEGINu1: LK35 PORT MAP(A1=amp。gt。INA,A2=amp。gt。INB,CLK=INCK, Q1=amp。gt。AA,Q2=amp。gt。BB)。 u2: D PORT MAP(D=amp。gt。BB。CLK=amp。gt。INCK,C=amp。gt。INC,Q=amp。gt。CC)。u3: LK35 PORT MAP (A1=amp。gt。BB,A2=amp。gt。CC,CLK=INCK, Q1=amp。gt。DD,Q2=amp。gt。OUT1)； u4: MUX21 PORT MAP (B=amp。gt。AA,A=amp。gt。DD,S=amp。gt。BB,C=amp。gt。E)。END ARCHITECTURE ONE。設計含有異步清零和計數(shù)使能的16位二進制加減可控計數(shù)器。 ：LIBRARY IEEE。USE 。USE 。ENTITY CNT16 ISPORT(CLK,RST,EN:IN STD_LOGIC。CHOOSE:IN BIT。SETDATA:BUFFER INTEGER RANCE 65535 DOWNTO 0。COUT: BUFFER INTEGER RANCE 65535 DOWNTO 0)。END CNT16。ARCHITECTURE ONE OF CNT16 IS BEGINPROCESS(CLK,RST,SDATA)VARIABLE QI:STD_LOGIC_VECTOR(65535 DOWNTO 0)。BEGINIF RST=‘1’ THEN 計數(shù)器異步復位QI:=(OTHERS=amp。gt?！?’)。ELSIF SET=’1’ THEN計數(shù)器一步置位QI:=SETDATA。ELSIF CLK’EVENT AND CLK=‘1’ THEN 檢測時鐘上升沿IF EN=’1’ THEN –檢測是否允許計數(shù)IF CHOOSE=’1’ THEN 選擇加法計數(shù)QI:=QI+1。 計數(shù)器加一ELSE QI=QI1。 計數(shù)器加一END IF。END IF。END IF。COUTamp。lt。=QI。將計數(shù)值向端口輸出END PROCESS。END ONE。 第五章51 歸納利用Quartus II進行VHDL文本輸入設計的流程：從文件輸入一直到SignalTap II測試。P95~P115答：1 建立工作庫文件夾和編輯設計文件；2 創(chuàng)建工程；3 編譯前設置；4 全程編譯；5 時序仿真；6 引腳鎖定；7 配置文件下載；8 打開SignalTap II編輯窗口；9 調(diào)入SignalTap II的待測信號；10 SignalTap II參數(shù)設置；11 SignalTap II參數(shù)設置文件存盤；12 帶有SignalTap II測試信息的編譯下載；13 啟動SignalTap II進行采樣與分析；14 SignalTap II的其他設置和控制方法。 第六章61 什么是固有延時?什么是慣性延時?P150~151 答：固有延時(Inertial Delay)也稱為慣性延時，固有延時的主要物理機制是分布電容效應。62 δ是什么?在VHDL中，δ有什么用處?P152答：在VHDL 在VHDL中，δ有什么用處?答：在VHDL信號賦值中未給出固有延時情況下，VHDL系統(tǒng)中的信號賦值配置一足夠小而又能滿足邏輯排序的延時量δ正確執(zhí)行。 64 P128~P129 變量的賦值是一種理想化的數(shù)據(jù)傳輸，是立即發(fā)生的，不存在任何延時行為。變量的主要作用是在進程中作為臨時的數(shù)據(jù)存儲單元。信號：信號是描述硬件系統(tǒng)的基本數(shù)據(jù)對象，其性質(zhì)類似于連接線；可作為設計實體中并行語句模塊間的信息交流通道。信號不但可以容納當前值，也可以保持歷史值；與觸發(fā)器的記憶功能有很好的對應關(guān)系。 65 在VHDL?解：設Q定義成信號，一種方法：Qamp。lt。=“000…000”； 其中“000…000”反映出信號Q的位寬度。第二種方法：Qamp。lt。=(OTHERS=amp。gt?！?’)；其中OTHERS=amp。gt。‘0’不需要給出信號Q的位寬度，即可對Q清零。66 哪一種復位方法必須將復位信號放在敏感信號表中?給出這兩種電路的VHDL描述。解：邊沿觸發(fā)復位信號要將復位信號放在進程的敏感信號表中。（1）邊沿觸發(fā)復位信號????????.ARCHITECTURE bhv 0F DFF3 ISSIGNAL :STD_LOGIC。 BEGINPROCESS(RST)BEGINIF RST’EVENT AND RST=‘1’ THENamp。lt。=(OTHERS=amp。gt。‘0’)。END IF。END PROCESS。Q1amp。lt。=。END。?????????（2）電平觸發(fā)復位信號????????.ARCHITECTURE bhv 0F DFF3 ISSIGNAL :STD_LOGIC。BEGINPROCESS(CLK)BEGINIF RST=‘1’ THENamp。lt。=(OTHERS=amp。gt?！?’)。END IF。END PROCESS。Q1amp。lt。=。END。?????????67 什么是重載函數(shù)?重載算符有何用處?如何調(diào)用重載算符函數(shù)?答：（1）什么是重載函數(shù)? 根據(jù)操作對象變換處理功能。（2）重載算符有何用處? 用于兩個不同類型的操作數(shù)據(jù)自動轉(zhuǎn)換成同種數(shù)據(jù)類型，并進行運算處理。（3）如何調(diào)用重載算符函數(shù)?68 判斷下面三個程序中是否有錯誤，若有則指出錯誤所在，并給出完整程序。程序1:Signal A,EN : std_logic。…………………Process(A, EN)Variable B: std_log ic。Beginif EN=l then Bamp。lt。=A。 end if。 將“Bamp。lt。=A”改成“B:=A”end process。程序2:Architecture one of sample isvariable a，b，c:integer。begincamp。lt。=a+b。 將“camp。lt。=a+b”改成“c:=a+b”end。程序3:library ieee。use 。 entity mux21 isPORT(a,b:in std_logic。 sel:in std_loglc。c:out std_logle。)。 將“。)”改成“)”end sam2。 將“sam2”改成“entity mux21”architecture one of mux2l isbegin增加“process(a,b,sel) begin”if sel= ‘0’ then c:=a。 else c:=b。 end if。 應改成“if sel= ‘0’ then camp。lt。=a。 else camp。lt。=b。 end if?！? 增加“end process?！眅nd two。 將“two”改成“architecture one” 72 LPM_ROM、LPM_RAM、LPM_FIFO等模塊與FPGA中嵌入的EAB、ESB、M4K有怎樣的聯(lián)系? 答：ACEX